Spartan-6 PLL  – 使用CLKOUT0作为反馈时,时序分析不正确-Altera-Intel社区-FPGA CPLD-ChipDebug

Spartan-6 PLL – 使用CLKOUT0作为反馈时,时序分析不正确

问题描述

当使用CLKOUT0反馈时,ISE 12.1及更早版本的软件工具错误地分析PLL VCO的时序。

解决/修复方法

PLL的默认和最常用的反馈路径是CLKFBOUT输出。当CLKFBOUT用作反馈时,设计工具可以正确计算所有时序。但是,在CLKOUT0用于反馈的情况下,在ISE 12.1及更早版本的软件中不正确地计算VCO值。

Spartan-6 FPGA时钟资源用户指南 (UG382 v1.3.1)描述了正确的公式。

当CLK_FEEDBACK = CLKFBOUT时,使用UG382中的公式3-7:

FVCO = FCLKIN x M / D.

当CLK_FEEDBACK = CLKOUT0时,使用UG382中的公式3-8:

FVCO = FCLKIN×(M×O)/ D.

鉴于:

O = CLOUT0的输出分频值

当使用CLKOUT0时,软件工具省略了公式3-8中的“M”值。如果在设计中将M设置为“1”(默认值),则计算将正确进行。如果M不是“1”,则软件中的时序分析将不正确。

此问题将在ISE 12.2软件工具中修复。

请登录后发表评论

    没有回复内容