适用于PCI Express的LogiCORE Endpoint v3.7 – 适用于ISE Design Suite 12.1的发行说明和已知问题

问题描述

本发行说明和已知问题答复记录适用于ISE Design Suite 12.1中发布的适用于PCI Express的LogiCORE Endpoint v3.7，并包含以下信息：

• 一般信息
• 新功能
• Bug修复
• 已知的问题

有关安装说明，一般CORE Generator已知问题和设计工具要求，请参阅“ IP版本说明指南” ：

http://www.xilinx.com/support/documentation/ip_documentation/xtp025.pdf

解决/修复方法

新功能

• ISE 12.1软件支持

已解决的问题

CR 432372：核心未从L1转换到L0以发送完成。 已知问题

（Xilinx答复40817） – 用于PCI Express的LogiCORE Endpoint v3.7 – 使用ISE Design Suite 13.1时VCS仿真失败。

http://www.xilinx.com/support/library.htm

您可能还需要布局规划并为您的设计和8通道64位端点核心添加高级布局约束以满足时序要求。

http://www.xilinx.com/support/library.htm

您可能还需要布局规划并为您的设计和4通道32位端点核心添加高级布局约束以满足时序要求。

– 由于时钟偏差过大导致链路训练失败。

CR 513856

由于从DCM到BUFG的路径上的时钟偏差过大，8通道和4通道32位设计的训练可能会失败。

解决方法：确保所有BUFGS都在同一个四边形内。

– （Xilinx答复64156） – x1 / x4 – 64位接口支持修订历史

04/03/2015 – 新增（Xilinx答复64156） （Xilinx答复40817）