Bitgen:PhysDesignRules:368  – 信号不完整。-Altera-Intel社区-FPGA CPLD-ChipDebug

Bitgen:PhysDesignRules:368 – 信号不完整。

问题描述

当运行bitgen生成比特流时,我在日志文件中看到如下所示的消息 –

解决/修复方法

这些都是有效的设计错误。它们发生是因为指定的端口不驱动任何东西。应修改设计以消除这些未布线的信号。调试的一个很好的起点是使用FPGA编辑器。要搜索未布线的网络,请按F2并查看指示布线加载/输入和输出等的选项卡。这可能有助于跟踪设计中的一些问题。

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