12.x CORE Generator  –  CORE Generator 12.x的已知问题-Altera-Intel社区-FPGA CPLD-ChipDebug

12.x CORE Generator – CORE Generator 12.x的已知问题

问题描述

本答复记录包含12.x ISE设计套件软件版本中涉及内容生成器的已知问题列表。 http://www.xilinx.com/ipcenter

解决/修复方法

ISE designSuite 12.3中出类拔萃的已知问题 (Xilinx答复20780) – 核心生成器 – “错误:coreutil:195 – 无法创建Java虚拟机” (Xilinx答复21955) – 运行Java时出错。这可能是由于内存限制(Xilinx答复24389) – 在Windows XP64(Xilinx答复32251)上看不到 IP视图的选项卡大纲(按功能/名称/生成查看 – 当项目使用时,CORE生成软件失败UNC指向网络位置的路径(Xilinx答复32320) – 生成/重新生成具有相同组件名称的MIG项目时可能出现问题(Xilinx答复32396) – 通过Project Navigator生成核心导致示例VHDL仿真文件被覆盖( Xilinx答复32410) – 当日语字符用于项目名称时,不会创建项目文件(Xilinx答复32412) – 在Xwin32“X”上自定义IP时显示错误消息,错误:BadWindow(窗口参数无效)3“ (Xilinx答案35374) – 警告:sim:541 – 无法在项目迁移期间导入文件’my_core.xco’。 (Xilinx答复35391) –查看资源利用率选项已被删除(Xilinx答复36680) – 在iBERT核心中输入无效参数导致神秘错误消息(Xilinx答复38170) – Spartan-3单DCM Clockingcore与正确的架构无关已知问题已解决inISE designSuite 12.2 (Xilinx答复32486) – CORE Generator软件帮助包含有关如何获取Full IP许可证的过时信息(Xilinx答复35292) – 在通过管理内核创建时无法更改IP内核名称,在特定用例中(Xilinx答复35294) – IP核心名称有效性检查失败,没有解释组件和内部模块名称匹配(Xilinx答复35376) – 命名为IP核“coregen”导致’ERROR:sim:608’可以忽略(Xilinx答复35378) – 如果导入的IP不支持项目目标器件,则导入IP核失败(Xilinx答复35379) – 重新定制如果找不到核心的系数(.coe)文件,则会失败。 (Xilinx答复35389) – 从CORE Generator GUI设置JAVA内存大小无效(Xilinx答复35392) – 生成其他IP内核后,Project Navigator生成MIG内核失败(Xilinx答案35664) – 旧项目的操作问题流程供应商= ePD 已知问题已解决inISE designSuite 12.3 (Xilinx答复35293) – 当流程不适用于所有IP内核时,“项目流程”失败(Xilinx答复35311) – 项目工作目录设置为绝对路径位置

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