12.1 EDK – 为什么Base System构建器允许我创建具有定时错误的设计？

问题描述

为什么Base System构建器允许我创建具有计时错误的设计？

解决/修复方法

如果PLB总线上有9个或更多从站，Base System Builder不保证时序。对于以150 MHz运行的Virtex-6 FPGA设计，已经注意到这个问题。