SPI-4.2 Lite v5.2 – ISE Design Suite 12.1的发行说明和已知问题

问题描述

本发行说明和已知问题答案记录适用于ISE Design Suite 12.1中发布的SPI-4.2 Lite（POS-PHY L4）v5.2核心，包含以下信息：

• 新功能
• Bug修复
• 一般信息
• 已知的问题

有关安装说明，一般CORE Generator已知问题和设计工具要求，请参阅“ IP发行说明指南” ， 网址为： http ： //www.xilinx.com/support/documentation/userguides/xtp025.pdf

解决/修复方法

重要说明： SPI-4.2 Lite v5.2内核在12.1中已停止使用，并且在主CORE Generator工具目录中不可见。您必须选中“所有IP版本”复选框才能查看，自定义和生成已停用的Core。

新功能

• ISE 12.1软件支持
• Virtex-6 -1L FPGA支持

Bug修复

• （Xilinx答复34252） v5.1数据表中的Virtex-6 FPGA Block RAM资源利用率不准确
• （Xilinx答复34562）MMCM Mult值在Virtex-6 FPGA的允许范围之外
• （Xilinx答复32920） SPI-4.2 Lite v5.1 – Virtex-6设计可能在PAR中失败

一般信息

• 支持Virtex-6 FPGA CXT器件，具有以下性能：
• 多个核心：如果在单个器件中使用多个SPI-4.2核心，请参阅“ SPI-4.2 Lite用户指南”的“特殊设计考虑”一章下的“多核实例化”部分。无论核心配置如何，为每个实例生成具有唯一组件名称的多个核心非常重要。
• （Xilinx答复20430） SPI-4.2 Lite Core的功耗是多少？
• （Xilinx答复20017） SPI-4.2内核支持哪些I / O标准？

已知的问题

• （Xilinx答复35270） – SPI-4.2和SPI-4.2 Lite – 文档没有描述写入部分信用时的行为

制约因素和实施问题

• Spartan-6 LX16 ES器件的Bank 0和2（顶部和底部）不支持DDR模式。这仅适用于“ES”器件，并在生产芯片中得到修复。 硅Spartan-6 FPGA LX16 CES勘误表获取更多信息： http ： //www.xilinx.com/support/documentation/spartan-6.htm#131538
• （Xilinx答复22009）通过NGDBuild实现SPI-4.2 Lite设计时，会出现几条“INFO”和“WARNING”消息
• （Xilinx答复21998）通过MAP实现SPI-4.2 Lite设计时，会出现几条“警告”消息
• （Xilinx答复21999）通过BitGen实现SPI-4.2 Lite设计时，会出现几条“警告”消息
• （Xilinx答复22011） UCF文件中缺少示例约束
• （Xilinx答复19999） “错误：BitGen：169 – 此设计包含一个或多个不支持比特流生成的评估核心”

一般仿真问题

• （Xilinx答复34568）MMCM可能无法锁定导致使用VCS进行仿真失败
• （Xilinx答复21319） TDat错误：时序仿真中的数据不匹配错误
• （Xilinx答复22001）设计示例导致源分段数据包的警告
• （Xilinx答复21350）演示测试平台导致RDat协议违规警告
• （Xilinx答复21322）时序仿真错误：SETUP，HOLD，RECOVERY违规
• （Xilinx答复22026）仿真SPI-4.2 Lite设计导致“错误：/ X_ODDR保持低位违反D1，与C相关;”
• （Xilinx答复35266） – NCSIM警告12.1：ncelab：* W，SDFINF：在范围级别<top-level> <sdf name>，line <number>中找不到实例XIL_ML_UNUSED_DCM_1 / CLKFB。

硬件问题

• （Xilinx答复20022）当使用固定静态对齐时，有必要确定最佳IOBDELAY（ISERDES）值或最佳DCM设置（PHASE SHIFT），以确保目标系统包含最大系统余量并执行跨电压，温度和处理（多个芯片）变化。