12.x ISE – 分层设计流程的已知问题-Altera-Intel社区-FPGA CPLD-ChipDebug

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12.x ISE – 分层设计流程的已知问题

等级-LV1-ChipDebug

7年前发布

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问题描述

本答复记录列出了ISE Design Suite 12.1版本中的分层设计流程的已知问题。这包括设计保存流程和部分重新配置流程。

每个已知问题都包含指向另一个答复记录的链接，其中包含有关该问题的其他信息。

解决/修复方法

部分重配置：（Xilinx答复35399） – 12.1 Virtex-6部分重配置 – RAM内容未正确写入部分比特文件。

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