串行RapidIO v5.4  –  Virtex-6 / Spartan-6内核将Block RAM设置为WRITE_FIRST模式,这可能导致硬件冲突-Altera-Intel社区-FPGA CPLD-ChipDebug

串行RapidIO v5.4 – Virtex-6 / Spartan-6内核将Block RAM设置为WRITE_FIRST模式,这可能导致硬件冲突

问题描述

Virtex-6和Spartan-6 FPGA串行RapidIO v5.4缓冲区中使用的Block RAM设置为READ_FIRST模式。如果缓冲区是异步时钟,则会违反Block RAM规则,并可能导致硬件冲突。

解决/修复方法

Virtex-6和Spartan-6 FPGA内核已在v5.4中预生产,不应用于生产设计。从v5.4 Rev1开始,所有Block RAM都切换到WRITE_FIRST模式。有关更多信息,请参阅(Xilinx答复33312)

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