Virtex-5 FPGA嵌入式三态以太网MAC Wrapper v1.7  – 使用EMAC0和EMAC1的配置,每个都具有三速GMII和标准时钟,由于放置错误而在Map中失败-Altera-Intel社区-FPGA CPLD-ChipDebug

Virtex-5 FPGA嵌入式三态以太网MAC Wrapper v1.7 – 使用EMAC0和EMAC1的配置,每个都具有三速GMII和标准时钟,由于放置错误而在Map中失败

问题描述

当EMAC0和EMAC1都配置为三速GMII,并且在两种情况下都使用标准时钟方案(既没有选择时钟使能也没有选择字节PHY),Place将产生以下错误消息之一。

解决/修复方法

对一个或两个EMAC使用备用时钟方案(时钟使能或字节PHY),以降低全局时钟利用率,从而避免放置错误。

如果必须使用标准时钟方案,请尽可能将符合条件的BUFG替换为BUFR。符合条件的BUFG如Virtex-5 FPGA嵌入式三态以太网MAC用户指南(UG194)的图6-8所示。

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