描述
一般描述：
如何使用SypLITY的SypRIPIDEN实例化和初始化VIETEX SELECTROBAMRAM+？
可以通过使用SypLimIt提供的Xilinx族库实例化RAMB*单元格。请看（Xilinx解决方案244）详细描述Xilinx特定细胞的细节。
注：用SypLID5.5.4测试
解决方案
Verilog
“包含”& lt；SypLythyySuth＆Gt//LIb/Xilinx/uniSim.v
模块块RAMXEX（CLK，我们，ADDR，DIN，DOUT）；
输入CLK，我们；
输入[8:0] ADDR；
输入[7:0] DIN；
输出[7:0] dUT；
//综合平移
防污措施
U0.ITITY00＝256’H012345 67 89ABCFD012345 67 89ABCFD012345 67 89ABABDF012345 67 89ABCDEF，
U0.ITIT001＝256’HFEDC9BA9865632 10FEDCBA9865632 32 10FEDCBA98665632 10FEDCbA98665632；
/综合翻译
RAMB4S8 U0（.We（We），EN（1）B1），RST（1’B0），CLK（CLK），
ADDR（ADDR），狄（DIN），DO（DOUT）/*综合
XCYPROPS= =“NITIO00”＝012345 67 89ABCFD012345 67 89ABCFD012345 67 89ABABDF012345 67 89ABCDEF，
iNIT001＝FEDCBA9865632 10FEDCBA98665632 10FEDCBA98665632 10FEDCbA9865632210“*/”；
终端模块
VHDL语言
库IEEE；
使用IEEE.STDYLogiCy1164.ALL；
库UNISIM；
使用UNISIM.VCISOTALS；
库同步化；
使用SypIFIF.AtvestTo.ALL；
实体RAMB4S8SYP是
泛型（iNITY00，IIT001：String：=）
“000亿000 000 000 000 000 000 000 000 000 000 000 000 000 000 000 000 000 000 000亿”；
端口（我们，EN，RST，CLK：在STDYLogic中；
ADDR:在StdLogLogic向量中（8下降到0）；
DI：在STdLogLogic向量（7下降到0）；
DO：StdLogLogic向量（7下降到0）；
RAMB4S8同步；
RAMB4S8Syp的Xilinx架构
RAMB4S8组件
端口（我们，EN，RST，CLK：在STDYLogic中；
ADDR:在StdLogLogic向量中（8下降到0）；
DI：在STdLogLogic向量（7下降到0）；
DO：StdLogLogic向量（7下降到0）；
端部元件；
U1的属性XCXPROPS：标签是“iNITO00＝”和“ANITITY00”；
开始
U1：RAMB4S8
端口映射（We＝& Gt；We，EN＝& Gt；EN，RST＝& Gt；RST，CLK＝& Gt；CLK，
ADDR＝＆；ADDR，di= & gt；di，do＝& gt；do；
末端Xilinx；
库IEEE；
使用IEEE.STDYLogiCy1164.ALL；
实体封锁
端口（CLK，我们：在STDYLogic中；
ADDR:在StdLogLogic向量中（8下降到0）；
DIN：在StdLogLogic向量（7下降到0）；
DUT:OUT STDYLogLogic向量（7下降到0）；
端部封闭；
建筑群建筑
RAMB4S8A同步组件
泛型（iNITY00，IIT001：String：=）
“000亿000 000 000 000 000 000 000 000 000 000 000 000 000 000 000 000 000 000 000亿”；
端口（我们，EN，RST，CLK：在STDYLogic中；
ADDR:在StdLogLogic向量中（8下降到0）；
DI：在STdLogLogic向量（7下降到0）；
DO：StdLogLogic向量（7下降到0）；
端部元件；
开始
U1：RAMB4S8SYP同步
通用映射
“012345 67 89ABCFD012345 67 89ABCFD012345 67 8989ABCDF012345 67 89ABCDEF”，
“FIDCBA9865632 10FEDCBA98665632 10FEDCBA98665632 10FEDCBA98656432 10”
端口映射（我们＝& gt；我们，恩＝& gt；‘1’，rST＝& gt；‘0’’，CLK＝& gt；CLK，ADDR＝& gt；ADDR，di= & gt；din，
do＝& dt；
末端Xilinx；
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