时钟向导 – 当输出CLK与输入相同时,请求和实际可能略有不同-Altera-Intel社区-FPGA CPLD-ChipDebug

时钟向导 – 当输出CLK与输入相同时,请求和实际可能略有不同

问题描述

使用时钟向导和输出时钟频率作为输入时钟时,向导中的请求和实际频率有时会有所不同。为什么?

解决/修复方法

1)时钟向导执行计算以找到M,D和CLKOUTx_DIVIDE四舍五入到小数点后3位,这与TRCE一致。这可能会导致较小的舍入误差。

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