14.x约束 – 通配符’*’未按预期工作-Altera-Intel社区-FPGA CPLD-ChipDebug

14.x约束 – 通配符’*’未按预期工作

问题描述

我在约束中使用通配符,但是,我没有看到所有正确的组件都添加到该组中。

NET“my_design / my_ *”TNM =“my_grp”;

为什么这不按预期工作?

解决/修复方法

上面的示例是一种罕见且孤立的情况,其中下游组件未按预期添加到时间组。但是,当您专门使用网络时,则会添加下游组件:

NET“my_design / my_my_net [0]”TNM =“my_grp”;

这应该已经被前面提到的使用通配符的约束所涵盖。

此问题的根本原因是约束系统中的搜索算法在设计网络中搜索通配符匹配。如果没有找到,则搜索算法检查设计信号中的通配符匹配。

问题是通配符匹配某些网络和一些信号,然后约束系统在网络匹配后停止搜索,因此信号匹配未添加。

如果默认情况下将其设置为此,则大型设计运行时间会增加,因为设计中的信号数量明显多于网络。为了控制这一点,您可以选择强制通配符匹配信号(无论网络如何)通过将此环境变量设置为1(这仅适用于12.3及更高版本),名称是否匹配):

XIL_CS_FORCE_SIGNAL_SEARCH

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