MIG 7系列和Virtex-6 DDR2 / DDR3解决方案中心设计助手 – 控制器职责

问题描述

MIG设计助手的这一部分重点介绍MIG 7系列和Virtex-6 DDR3 / DDR2设计的控制器责任。存储器控制器（MC）负责接收来自用户/本地接口的所有请求并将它们存储在逻辑队列中。在处理这些请求时，MC确保满足JEDEC标准/存储器器件的所有功能和时序要求。 MC仅接收读/写命令，但必须确保发送完成读/写所需的所有命令（刷新，激活，预充电）。请从以下选项中进行选择，以查找与您的特定问题相关的信息。

注意：此答复记录是Xilinx MIG解决/修复方法中心（Xilinx答复34243）的一部分 。 Xilinx MIG解决/修复方法中心可用于解决与MIG相关的所有问题。无论您是使用MIG启动新设计还是对问题进行故障排除，都可以使用MIG解决/修复方法中心来指导您获取正确的信息。

解决/修复方法

有关可用的DDR命令MIG 7系列和Virtex-6 DDR3 / DDR2设计的信息，请参阅： （Xilinx答复34941） – 可用的DDR命令

有关MIG 7系列和Virtex-6 DDR3 / DDR2设计的自动刷新计数器的信息，请参阅： （Xilinx答复34371） – 自动刷新计数器

有关MIG Virtex-6 DDR3 / DDR2设计的PHY类控制器职责的信息，请参阅： （Xilinx答复34903） – 类似PHY的控制器职责

有关MIG 7系列和Virtex-6 DDR3 / DDR2设计的重新排序逻辑的信息，请参阅： （Xilinx答复34942） – 重新排序逻辑

有关一次可以存储多少命令的信息，请参阅： （Xilinx答复35410） – 存储命令

有关有多少Bank一次可以保持开放的信息，请参阅： （Xilinx答复36883） – 多个Bank可以同时开立吗？如果是这样，有多少？

修订记录