14.x Timing-PAR需要很长时间来解决保持时间问题-Altera-Intel社区-FPGA CPLD-ChipDebug

14.x Timing-PAR需要很长时间来解决保持时间问题

问题描述

布局和布线可能需要数小时才能在流程结束时修复保持时间问题。

解决/修复方法

时序驱动的布局和布线确实需要一些时间来实现设计。

运行时间还取决于器件;对于RAM较小的较大器件,预计运行时间较长。

以下是高保持错误的一些可能原因。

  1. 如果时钟引入CC(可承载时钟)引脚,然后布线到BUFG。
  2. BUFGMUX输入时钟的周期约束。

注意:保持时间违规可能是由正时钟偏差引起的,这是由于时钟布线不正确引起的。

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