示例中的模板运行脚本不正确

xilinx_wiki

6年前发布

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描述

关键字：M1、XSI、SyopSyS、RunScript、实例

紧迫：热

一般描述：
Xilinx/SyopSys/实例中的模板运行脚本
区域不正确地写出.xxnf或.sdif。
文件之前的ung-全平程序。

一般来说，这是正确的，但是如果你引用
注册SyoSyS环境中的单元名称，
在取消分组之前执行写命令-全部平移
将在.NGD文件中产生实例名称
与NCF文件中的名称不对应。

例如，考虑下面的SyopSOS时序
约束：

从“U2/U3”到“U2/U4”的SETXMAX延迟100

其中u2/u3和u2/u4是FF实例名称。如果
Sxnf或.sdif文件之前生成。
取消分组-全部平移，得到的.NGD文件将
将FF重命名为U2/U3/$1I13和U2/U4/$1I13。
.NCF文件中的实例将不对应于
NGD文件。NGDBug将无法创建
A.NGD文件，因为它找不到实例U2/U3
和u2/u4，因为它们现在以u2/u3/$1I13的形式存在。
U2/U4/$1I13。

为了防止这种情况发生，请写出.xxnf。
和.SEDIF文件，* *后的unGun-Out-FALLTEN
命令。这个解决方案包含修正的Run脚本。

一般来说，这只是一个实例名称的问题。
寄存器。如果您的时序约束已被引用
端口或信号/电线，这可能不是一个问题。

解决方案

一

*＊＊＊＊＊＊＊＊＊＊＊＊＊＊
/*使用x/inx使用Syopx的SyopSyS脚本脚本
/* FPGA编译器*/
/**
/*目标Xilinx XC4028 EX-3，并假设VHDL*/
*源文件的例子。*/
/**
/*一般用于XC400 0E/EX体系结构。*/
/*不适用于XC3000 0A/XC5200＊＊
/*体系结构。*/
*＊＊＊＊＊＊＊＊＊＊＊＊＊＊

*＊＊＊＊＊＊＊＊＊＊＊＊＊＊
*设置设计顶层模块的名称。*/
/*（使脚本更可读和可移植）* *
*还设置一些有用的变量来记录*/
/*设计师和公司名称。*/
*＊＊＊＊＊＊＊＊＊＊＊＊＊＊

顶部= &设计；
＊＊＊
/*注意：假设设计文件**
/*名称和实体名称为*/
/*相同（减去扩展）*/
＊＊＊

设计师=“XSI团队”
公司=“Xilinx，Inc”
部分=“4028 ExpG29—3”

*＊＊＊＊＊＊＊＊＊＊＊＊＊＊
*分析和详述设计文件并指定*/
*设计文件格式。*/
*＊＊＊＊＊＊＊＊＊＊＊＊＊＊

分析-格式VHDL top +“.vHD”

＊＊＊＊＊＊＊
你必须分析较低级别的*/
/*层次模块在这里*
＊＊＊＊＊＊＊
精心制作的陀螺

*＊＊＊＊＊＊＊＊＊＊＊＊＊＊
*将当前设计设置为顶层。*/
*＊＊＊＊＊＊＊＊＊＊＊＊＊＊

顶部设计顶部

*＊＊＊＊＊＊＊＊＊＊＊＊＊＊
*设置综合设计约束。*/
*＊＊＊＊＊＊＊＊＊＊＊＊＊＊

移除约束

/*一些示例约束*//
CluryTyLoCl.lt；ClcLogyPosieNo.G.T-期50
SETIN输入延迟5 -时钟lt；ClcLogyPosielNo.gt；
{L.A.ListIOF.OpListPothPosiv.G.；}
TimeOutPutsOffice 5时钟-lt；ClcLogyPosielNo.gt；
{L.A.ListIOfO.OutPutsPix＆Gt；}
StIdMax延迟100 -从& lt；源& gt；to & lt；目的地& gt；
SITY-FALSESEYPATH——从源与GT到-LT；

*＊＊＊＊＊＊＊＊＊＊＊＊＊＊
/*指示顶级模块上的那些端口*//
/*应成为芯片级I/O焊盘。分配任何I/O */
/*属性或参数，执行I/O＊/
/*综合。*/
*＊＊＊＊＊＊＊＊＊＊＊＊＊＊

StIdPurthIsIdPad“*”

/*一些I/O参数**
SETH-PADY-Type -PllUp & lt；PurtIdNo.gt；
SETH-PADY-类型- NoiCalm ALL输入（）
SETH-PADY-Type -时钟& lt；ClcLogyPosixNo.Gt；
StypPADY-类型-确切的Buffgsf f & lt；HiFangOutsPurtNordNo.gt；
StypPADY-类型- Surrter AutoLoad输出（）

＊＊＊＊＊＊＊
/*Note：SyopSee SLW控件= */
/*high与Xilinx的*/
/L*Reista=慢。SyopySLeW-*/*
/*控制＝低同Xilinx*//
快速旋转=快。*/
＊＊＊＊＊＊＊
插入垫

*＊＊＊＊＊＊＊＊＊＊＊＊＊＊
*综合和优化设计*
*＊＊＊＊＊＊＊＊＊＊＊＊＊＊

编译-边界优化

*＊＊＊＊＊＊＊＊＊＊＊＊＊＊
/*编写设计报告文件。*/
*＊＊＊＊＊＊＊＊＊＊＊＊＊＊

Top+FPGA+Gtop +“FPGA”
ReTopeTime＆Gt + top +“计时”

*＊＊＊＊＊＊＊＊＊＊＊＊＊＊
/*将设计写入DB文件。（编译后）*/
*＊＊＊＊＊＊＊＊＊＊＊＊＊＊

写格式DB层次-输出顶部+“编译”

*＊＊＊＊＊＊＊＊＊＊＊＊＊＊
/*用IOBs替换CLB和C.*/
*＊＊＊＊＊＊＊＊＊＊＊＊＊＊

替换FPGA

*＊＊＊＊＊＊＊＊＊＊＊＊＊＊
/*为输出网表设置部件类型。*/
*＊＊＊＊＊＊＊＊＊＊＊＊＊＊

StIy属性顶部“部分”-类型字符串部分

*＊＊＊＊＊＊＊＊＊＊＊＊＊＊
/*可选属性删除FPGA编译器的*/
/*从设计映射结构。这允许*/
/xilinx设计实现工具来映射*/
/*设计代替。*/
*＊＊＊＊＊＊＊＊＊＊＊＊＊＊

/*StIsAtQuestDebug（设计，“*”）“xnfuttWrreWr.MaPI-符号”
-类型布尔false */

*＊＊＊＊＊＊＊＊＊＊＊＊＊＊
/*将任何I/O约束添加到设计中。*/
*＊＊＊＊＊＊＊＊＊＊＊＊＊＊

StItAtgult& lt；PoTr.No.&“PADYLITY”
“类型字符串”& PADYA位置& gt；

*＊＊＊＊＊＊＊＊＊＊＊＊＊＊
*将设计写入DB。（后替换FPGA）*/
*＊＊＊＊＊＊＊＊＊＊＊＊＊＊

写格式dB层次-输出顶部+“.db”

*＊＊＊＊＊＊＊＊＊＊＊＊＊＊
*写出时间限制：
/*应用较早。（注意任何设计层次结构*/
/*需要在约束为**之前平展。
*
*＊＊＊＊＊＊＊＊＊＊＊＊＊＊

不分组-全平
写+脚本+gt；top +“.dc”

*＊＊＊＊＊＊＊＊＊＊＊＊＊＊
/*保存XNF格式的设计，如：
*＊＊＊＊＊＊＊＊＊＊＊＊＊＊

写格式XNF-层级-输出顶部+“.xxnf”

*＊＊＊＊＊＊＊＊＊＊＊＊＊＊
/*调用SyoPySe到Xilinx约束翻译器*/
/*实用程序DC2NCF转换SypOSyS约束*//
/*到Xilinx NCF文件。您可能喜欢查看*/
/*DC2NCF.LoC检查翻译过程。*/
*＊＊＊＊＊＊＊＊＊＊＊＊＊＊

SH DC2NCF顶部+“直流”

*＊＊＊＊＊＊＊＊＊＊＊＊＊＊
/*退出编译器。*/
*＊＊＊＊＊＊＊＊＊＊＊＊＊＊

出口

*＊＊＊＊＊＊＊＊＊＊＊＊＊＊
/*现在运行Xilinx设计实现工具。*/
*＊＊＊＊＊＊＊＊＊＊＊＊＊＊

二

*＊＊＊＊＊＊＊＊＊＊＊＊＊＊
/*使用x/inx使用Syopx的SyopSyS脚本脚本
/* FPGA编译器*/
/**
/*目标Xilinx XC5210-5并假设VHDL*/
*源文件的例子。*/
/**
一般使用XC3000 0A/L和XC5200＊＊
/*体系结构。*/
＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊
/*体系结构。*/
*＊＊＊＊＊＊＊＊＊＊＊＊＊＊

顶部= &设计；
＊＊＊
/*注意：假设设计文件**
/*名称和实体名称为*/
/*相同（减去扩展）*/
＊＊＊

设计师=“XSI团队”
公司=“Xilinx，Inc”
部分=“5210PQ160～5”

*＊＊＊＊＊＊＊＊＊＊＊＊＊＊
*分析和详述设计文件并指定*/
*设计文件格式。*/
*＊＊＊＊＊＊＊＊＊＊＊＊＊＊

分析-格式VHDL top +“.vHD”

＊＊＊＊＊＊＊
你必须分析较低级别的*/
/*层次模块在这里*
＊＊＊＊＊＊＊
精心制作的陀螺

*＊＊＊＊＊＊＊＊＊＊＊＊＊＊
*将当前设计设置为顶层。*/
*＊＊＊＊＊＊＊＊＊＊＊＊＊＊

顶部设计顶部

*＊＊＊＊＊＊＊＊＊＊＊＊＊＊
*设置综合设计约束。*/
*＊＊＊＊＊＊＊＊＊＊＊＊＊＊

移除约束

StIdPurthIsIdPad“*”

/*一些I/O参数**
SETH-PADY-Type -PllUp & lt；PurtIdNo.gt；
SETH-PADY-类型- NoiCalm ALL输入（）
SETH-PADY-Type -时钟& lt；ClcLogyPosixNo.Gt；
StIpPADY-类型-确切的Buffgff & lt；HiFangOutsPurtNordNo.gt；
StypPADY-类型- Surrter AutoLoad输出（）

＊＊＊＊＊＊＊
/*Note：SyopSee SLW控件= */
/*high与Xilinx的*/
/L*Reista=慢。SyopySLeW-*/*
/*控制＝低同Xilinx*//
快速旋转=快。*/
＊＊＊＊＊＊＊
插入垫

*＊＊＊＊＊＊＊＊＊＊＊＊＊＊
*综合和优化设计*
*＊＊＊＊＊＊＊＊＊＊＊＊＊＊

编译-边界优化

*＊＊＊＊＊＊＊＊＊＊＊＊＊＊
/*编写设计报告文件。*/
*＊＊＊＊＊＊＊＊＊＊＊＊＊＊

Top+FPGA+Gtop +“FPGA”
ReTopeTime＆Gt + top +“计时”

*＊＊＊＊＊＊＊＊＊＊＊＊＊＊
/*为输出网表设置部件类型。*/
*＊＊＊＊＊＊＊＊＊＊＊＊＊＊

StIy属性顶部“部分”-类型字符串部分

/*StIsAtQuestDebug（设计，“*”）“xnfuttWrreWr.MaPI-符号”
-类型布尔false */

*＊＊＊＊＊＊＊＊＊＊＊＊＊＊
/*将任何I/O约束添加到设计中。*/
*＊＊＊＊＊＊＊＊＊＊＊＊＊＊

StItAtgult& lt；PoTr.No.&“PADYLITY”
“类型字符串”& PADYA位置& gt；

*＊＊＊＊＊＊＊＊＊＊＊＊＊＊
/*将设计写入DB文件。*/
*＊＊＊＊＊＊＊＊＊＊＊＊＊＊

写格式dB层次-输出顶部+“.db”

不分组-全平
写+脚本+gt；top +“.dc”

*＊＊＊＊＊＊＊＊＊＊＊＊＊＊
/*保存XNF格式的设计，如：
*＊＊＊＊＊＊＊＊＊＊＊＊＊＊

写格式XNF-层级-输出顶部+“.xxnf”

SH DC2NCF顶部+“直流”

*＊＊＊＊＊＊＊＊＊＊＊＊＊＊
/*退出编译器。*/
*＊＊＊＊＊＊＊＊＊＊＊＊＊＊

出口

*＊＊＊＊＊＊＊＊＊＊＊＊＊＊
/*现在运行Xilinx设计实现工具。*/
*＊＊＊＊＊＊＊＊＊＊＊＊＊＊

三

*＊＊＊＊＊＊＊＊＊＊＊＊＊＊
/*使用x/inx使用Syopx的SyopSyS脚本脚本
/*设计编译器*/
/**
/*目标Xilinx XC4028 EX-3，并假设VHDL*/
*源文件的例子。*/
/**
/*用于所有Xilinx架构的一般用途。*/
*＊＊＊＊＊＊＊＊＊＊＊＊＊＊

顶部= &设计；
＊＊＊
/*注意：假设设计文件**
/*名称和实体名称为*/
/*相同（减去扩展）*/
＊＊＊

设计师=“XSI团队”
公司=“Xilinx，Inc”
部分=“4028 ExpG29—3”

*＊＊＊＊＊＊＊＊＊＊＊＊＊＊
*分析和详述设计文件并指定*/
*设计文件格式。*/
*＊＊＊＊＊＊＊＊＊＊＊＊＊＊

分析-格式VHDL top +“.vHD”

＊＊＊＊＊＊＊
你必须分析较低级别的*/
/*层次模块在这里*
＊＊＊＊＊＊＊
精心制作的陀螺

*＊＊＊＊＊＊＊＊＊＊＊＊＊＊
*将当前设计设置为顶层。*/
*＊＊＊＊＊＊＊＊＊＊＊＊＊＊

顶部设计顶部

*＊＊＊＊＊＊＊＊＊＊＊＊＊＊
*设置综合设计约束。*/
*＊＊＊＊＊＊＊＊＊＊＊＊＊＊

移除约束

StIdPurthIsIdPad“*”

＊＊＊＊＊＊＊
/*Note：SyopSee SLW控件= */
/*high与Xilinx的*/
/L*Reista=慢。SyopySLeW-*/*
/*控制＝低同Xilinx*//
快速旋转=快。*/
＊＊＊＊＊＊＊
插入垫

*＊＊＊＊＊＊＊＊＊＊＊＊＊＊
*综合和优化设计*
*＊＊＊＊＊＊＊＊＊＊＊＊＊＊

编译-边界优化

*＊＊＊＊＊＊＊＊＊＊＊＊＊＊
/*编写设计报告文件。*/
*＊＊＊＊＊＊＊＊＊＊＊＊＊＊

RePotoStand & Top++“区域”
ReTopeTime＆Gt + top +“计时”

*＊＊＊＊＊＊＊＊＊＊＊＊＊＊
/*为输出网表设置部件类型。*/
*＊＊＊＊＊＊＊＊＊＊＊＊＊＊

StIy属性顶部“部分”-类型字符串部分

*＊＊＊＊＊＊＊＊＊＊＊＊＊＊
/*将任何I/O约束添加到设计中。*/
*＊＊＊＊＊＊＊＊＊＊＊＊＊＊

StItAtgult& lt；PoTr.No.&“PADYLITY”
“类型字符串”& PADYA位置& gt；

*＊＊＊＊＊＊＊＊＊＊＊＊＊＊
/*将设计写入DB文件。*/
*＊＊＊＊＊＊＊＊＊＊＊＊＊＊

写格式dB层次-输出顶部+“.db”

不分组-全平
写+脚本+gt；top +“.dc”

*＊＊＊＊＊＊＊＊＊＊＊＊＊＊
/*在EDIF格式中保存设计，如：
*＊＊＊＊＊＊＊＊＊＊＊＊＊＊

写格式EDF-层次结构-输出顶部+“.SEDIF”

SH DC2NCF顶部+“直流”

*＊＊＊＊＊＊＊＊＊＊＊＊＊＊
/*退出编译器。*/
*＊＊＊＊＊＊＊＊＊＊＊＊＊＊

出口

*＊＊＊＊＊＊＊＊＊＊＊＊＊＊
/*现在运行Xilinx设计实现工具。*/
*＊＊＊＊＊＊＊＊＊＊＊＊＊＊

四

如果您已经编译了设计，并且已经
写出.sxnf/.sdif文件（如果您以前运行写）
取消分组-全部平移，多个.sxnf/.sdif文件
将创建，然后另一个可行的解决方案
是将字符串$1I13追加到所有寄存器实例中
名字。例如，如果一个FF被命名为U2/U5/U7，
在未分组之前完成写入，然后编辑
NCF文件中的名称为U2/U5/U7/$1I13。

五

如果您已经写出了.xxnf/.sdif
文件，另一个解决办法是重读这些文件。
文件返回到FPGA /设计编译器，重新运行
不分组-全部扁平化，写出
.sxnf或.sdif文件。此程序将导致
在一个单一的.xxnf或.sdif文件中；
Sxnf或.sdif文件现在将对应于.ncf文件。
文件生成较早。

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