12.1 PlanAhead  – 综合失败,网表作为RTL项目中的顶级-Altera-Intel社区-FPGA CPLD-ChipDebug

12.1 PlanAhead – 综合失败,网表作为RTL项目中的顶级

问题描述

在PlanAhead工具中的RTL Flow启动后,当我移除顶层HDL模块并将其替换为EDIF顶级模块时,XST会失败。

为什么会这样?

解决/修复方法

如果您使用RTL源创建了一个项目并尝试将top_level替换为EDIF文件,则综合将失败并且不会显示任何消息。

如果设计的顶级源类型已更改,则需要创建新的Netlist项目。

ISE Design Suite 12.2中实现了改进的消息传递。

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