LogiCORE IP万兆以太网MAC v9.3 – Virtex-6 FPGA Block RAM参数化可能会在仿真和错误操作期间导致内存冲突

问题描述

当我在万兆以太网MAC版本9.3及更早版本中针对Virtex-6 FPGA时，块RAM实例不符合Virtex-6 FPGA内存资源用户指南 （UG363）中所述的所有异步时钟冲突避免要求： http： //www.xilinx.com/support/documentation/user_guides/ug363.pdf 。

此问题仅在使用示例设计本地链接FIFO时存在，并且可能导致内存冲突和错误行为。

解决/修复方法

此问题已在10千兆以太网MAC版本9.3 rev1中得到纠正，之后可从ISE设计工具11.5开始提供。