PlanAhead  –  PlanAhead给出错误:[HD-EDIFIN 13] ……“由于端口接口不匹配”在端口阵列上-Altera-Intel社区-FPGA CPLD-ChipDebug

PlanAhead – PlanAhead给出错误:[HD-EDIFIN 13] ……“由于端口接口不匹配”在端口阵列上

问题描述

导入EDIF网表时,PlanAhead软件会导致以下错误:

“错误:[HD-EDIFIN 13]无法替换(单元’xilinx_mux2_11’,库’top_lib’,文件’top.ngc’,网表’netlist_1’)(单元’xilinx_mux2_11’,库’test_lib’,文件’xilinx_mux2_11 .edn’,netlist’netlist_1’)由于端口接口不匹配,替换单元上缺少端口’MA [2]’。“

解决/修复方法

错误消息是由端口不匹配引起的。不匹配可能是由端口向量和/或总线在顶层EDIF文件中作为数组写入,以及作为标量端口和实例化的EDIF或NGC文件引起的。

PlanAhead工具正确支持EDIF中的’rename’语句和数组语法,例如:

(port(array(rename bRegPortIn_Address“bRegPortIn_Address <16:0>”)17)

PlanAhead工具将此语句解释为表示存在名为bRegPortIn_Address的端口,其范围为16到0。

但是,如果在不同的EDIF或NGC文件中定义相同的总线端口(作为一组标量),则PlanAhead工具不会将标量端口与单元的原始定义中的总线端口相关联。

例子

以下示例中的以下连接将不会被协调。

档案1:

Cell My_cell(

(界面

(port(array(rename bRegPortIn_Address“bRegPortIn_Address <16:0>”)17)

注意:文件1中未定义“内容”条目。

文件2:

Cell My_cell(

(界面

(port bRegPortIn_Address17)

(port bRegPortIn_Address16)

(port bRegPortIn_Address15)

(port bRegPortIn_Address0)

(内容

(实例……

(网…

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