SPI-4.2 – Spartan-6 FPGA示例设计可能会使RStat引脚上的时序失败

问题描述

在为Spartan-6器件实现SPI-4.2示例设计时，由于MAP将Rstat_N_P <0>和Rstat_N_P <1>引脚放置在器件的相对侧，设计可能无法满足时序要求。时序故障类似于以下内容： 示例时序故障

解决/修复方法

要解决此问题，请将LOC约束放在RSTAT引脚上，以将它们锁定到器件同一侧的位置。