11.x PlanAhead  – 设计的I / O比封装上的可放置引脚多-Altera-Intel社区-FPGA CPLD-ChipDebug

11.x PlanAhead – 设计的I / O比封装上的可放置引脚多

问题描述

我正在尝试使用PlanAhead工具让它自动将我设计的572个引脚放置在具有600个可用I / O的器件上(根据器件的数据表)。但是,PlanAhead工具返回时出现以下错误:

设计具有比封装上的可放置引脚(568)更多的I / O(572)
为什么PlanAhead工具不能使用所有600个引脚?

解决/修复方法

检查您的UCF是否有“CONFIG PROHIBIT”约束。已禁止放置的引脚不会被计为PlanAhead工具中的可用I / O.

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