MIG v3.4 – ISE Design Suite 12.1的发行说明和已知问题

7年前发布

问题描述

本发行说明和已知问题答复记录适用于ISE Design Suite 12.1中发布的内存接口生成器（MIG）v3.4，包含以下信息：

一般信息
软件要求
新功能
已解决的问题
已知的问题

IP版本说明指南 ： http ： //www.xilinx.com/support/documentation/ip_documentation/xtp025.pdf

解决/修复方法

一般信息 MIG用户指南 ： http ： //www.xilinx.com/support/documentation/ip_documentation/ug086.pdf Spartan-6 FPGA内存控制器用户指南 ： http ： //www.xilinx.com/support/documentation/user_guides/ ug388.pdf Virtex-6 FPGA存储器接口 解析 /修复方法用户指南 ： http ： //www.xilinx.com/support/documentation/ip_documentation/ug406.pdf 软件要求

Xilinx ISE设计套件12.1
Synplify Pro C-2009.12支持
32位Windows XP
32位Linux Red Hat Enterprise 4.0
64位/ 32位Linux Red Hat Enterprise 4.0
64位XP专业版
32位Vista业务
64位SUSE 10
64位/ 32位Linux Red Hat Enterprise 5.0支持
64位Windows Vista支持
32位SUSE 10支持

新功能

ISE Design Suite 12.1软件支持
验证Virtex-6 FPGA设计的UCF和更新设计支持
引脚选择支持Virtex-6 FPGA设计
支持Virtex-6 FPGA多控制器设计的默认存储区选择
支持汽车Spartan-6 FPGA部件
双列部件支持Virtex-6 FPGA DDR2和DDR3 SDRAM

已解决的问题 MIG工具

从MIG中的控制器选项页面中删除了滚动条
- CR 471763
详细说明了PCB GUI页面中的文本
- CR 536419
MIG v3.3：工具应指示无法在1个存储区中放置8位接口的地址/控制和数据
- CR 536626
包括在MIG设计数据表中使用VRN / VRP和VREF引脚
- CR 538474
修改了通过XML而不是doc格式提供设计备注的功能。删除所有特殊字符
- CR 538714
- CR 538715
为Virtex-6设计增加了对双列部件的支持
- CR 539063
删除了FPGA选项页面中的静态校准存储器地址选项
- CR 542432
在FPGA选项页面中为LPDDR设计灰显了调谐输入终端选项
- CR 542438
根据支持的内存部分在UCF中应用适当的标准
- CR 543157
使用在GUI中选择的驱动强度值反映参数值mcb1_MEM_MDDR_ODS
- CR 544691
添加了选择三分之一强度的选项，并删除了驱动强度选择中的八分之一选项
- CR 545582
将tREFI参数选择的范围修改为5 – 10.5 us至1 – 10.2 us
- CR 547263
修正了CLKFBOUT_MULT_F值始终大于4
- CR 551677

Virtex-6 FPGA

在仿真中未跳过内存初始化序列时，MIG违反了CKE JEDEC要求。
- CR 548510
MIG v3.3-Virtex-6 – 请求将TZQI参数置于顶层
- CR 541639
infrastructure.v中的VCO频率方程是不正确的。
- CR 541611

Virtex-5 FPGA

ISE10.1.03 xc5vtx240t-ff1759对于144位控制器，MIG 2.3 DDR2 SDRAM不满足300 MHz的时序约束
- CR 546948
Write_data_timing电子表格应包括DQS列之前和之后的PLL Tstaphaoffset
- CR 538026
MIG，Virtex-5，QDRII-频率限制与QDRII数据表不一致
- CR 545688

Spartan-6 FPGA

请求在UCF中为CONFIG VCCAUX = 2.5添加注释;约束
- CR 543583
MIG 3.2 – MCB PLLLOCK引脚在Spartan-6 FPGA设计中失败
- CR 539481
MIG 3.2 – 在Spartan-6 FPGA中添加对工业温度下自动刷新的支持
- CR 538514

Spartan 3 FPGA

MIG DDR2设计无法满足时序要求
- CR 531350

已知问题 Virtex-6 FPGA DDR2 / DDR3 （Xilinx答复35252） MIG v3.0-3.3 Virtex-6 DDR3 – REFCLK在480-533 MHz之间运行的接口频率必须为300 MHz （Xilinx答复35742） MIG v3.0-3.4 Virtex-6 DDR2 SDRAM – DDR2_RAS_N上的时序不正确

（Xilinx答复36195） MIG v3.4 Virtex-6 DDR2 – 由于Map选项Virtex-6 FPGA QDRII + SRAM （Xilinx答复33289） MIG v3.1，v3.2，v3.3，v3.4，dqs_p_iodelay发生了未布线错误Virtex-6 FPGA QDRII + – 三星仿真模型所需的更改，以便正确操作和完成校准Spartan-6 FPGA MCB （Xilinx答复35978） MIG Spartan-6 MCB – 读取突发的最后一个字在硬件中失败 – 所有MCB都需要进行比特流更新设计（Xilinx答复35976） MIG Spartan-6 MCB – 设计不会复位并需要重启功能才能重新获得功能 – 需要SW / IP更新（Xilinx答复35818） Spartan-6 FPGA – 存储器控制器模块（MCB）性能更改DDR2和DDR3接口（Xilinx答复35044） 11.5 / 12.1 Spartan-6位置 – 时钟布局器不考虑大型器件中正确的PLL_ADV到BUFFPLL_MCB连接 – 导致硬件中的MIG / MPMC MCB校准失败（Xilinx答复35250）） MIG Spartan-6 MCB – MIG生成的ise_flow.bat scri pt文件在Windows上的XST期间产生错误（Xilinx答复35238） MIG v3.4 Spartan-6 MCB LPDDR – MIG生成的ise_flow.bat脚本文件缺少用于创建位文件的BitGen命令（Xilinx答复35245） MIG Spartan-6 MCB -在校准完成之前，用户界面无法发送命令（cal_done断言）（Xilinx答复34055） MIG Spartan-6 FPGA MCB – RZQ和ZIO引脚有哪些要求？（Xilinx答复34089） MIG Spartan-6 FPGA MCB – MCB地址总线的某些位（mcbx_dram_addr）可能违反存储器件的输入保持时间（tIH）规范（Xilinx答复34046） MIG v3.3 / v3.4， Spartan-6 LPDDR – 不支持校准和未校准输入端接功能（Xilinx答复35289） MIG v3.4，Spartan-6 FPGA LPDDR – 运行LPDDR设计时，流程发生器在长时间写入突发后停止发送命令。（Xilinx答复35290） MIG v3.4，Spartan-6L – 使用Synplify Pro作为综合工具并针对低功耗Spartan-6器件时出错（Xilinx答复35485） MIG Spartan-6 – DDR2 – 使用Synplify Pro进行综合时设计无法在硬件中发送数据。（Xilinx答复35057） MIG v3.4，v3.4 – Spartan-6 – MCB似乎违反了DDR2初始化序列（Xilinx答复35869） MIG v3.4 – Spartan-6 – 使用ModelSim PE I仿真示例设计时得到“迭代限制”错误。 Virtex-5 FPGA设计 （Xilinx答复35248） MIG v3.4 Virtex-5 FPGA – 使用Synplify流的所有VHDL示例设计输出都将在硬件中失败（Xilinx答复36335） MIG v3.3，v3.4 Virtex-5 DDR2 – 数据在读取突发的开始或结束时发生损坏Virtex-4 FPGA设计 （Xilinx答复35291） MIG v3.4 – Virtex-4 – RLDRAMII – 在仿真VHDL设计期间，发生迭代限制错误MIG工具 （Xilinx答复35247） MIG v3.4 Virtex-6 DDR2 / DDR3 – 固定引脚输出工具不允许选择VREF站点

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