11.4 ISE仿真器（ISim） – 在仿真重启期间不会初始化双向信号-Altera-Intel社区-FPGA CPLD-ChipDebug

评分

11.4 ISE仿真器（ISim） – 在仿真重启期间不会初始化双向信号

等级-LV1-ChipDebug

6年前发布

60

问题描述

我有一个双向信号设计。当我第一次运行仿真时它会成功仿真。但是，当我重新开始仿真时，仿真失败，因为双向信号未分配HDL中定义的默认值：

tbio <= TB_INOUT_Z;

其中TB_INOUT_Z通过以下HDL定义为常量

TYPE tb_inout IS

记录

inout_sig：STD_LOGIC;

out_sig：STD_LOGIC;

结束记录;

CONSTANT TB_INOUT_Z：tb_inout：=

（

inout_sig =>’Z’，

out_sig =>’Z’

）;

我该如何解决这个问题？

解决/修复方法

http://www.xilinx.com/support/download/index.htm

FPGA FPGA-CPLD SoCs xilinx 赛灵思

评分

欢迎为Ta评分