Virtex-6 FPGA的设计咨询主答复记录

问题描述

设计咨询答复记录是针对当前正在进行的设计重要且被选择包含在Xilinx警报通知系统中的问题创建的。

本设计咨询涵盖了Virtex-6 FPGA以及影响Virtex-6 FPGA设计的相关问题。

解决/修复方法

2013年4月8日发布的设计咨询报告： （Xilinx答复45166）更新了Virtex-6 FPGA GTH收发器的设计咨询，以包含更新的RX_P1_CTRL属性值

设计咨询于2012年8月13日 提醒 ： （Xilinx答复51145）设计咨询 – 14.2 iMPACT – Virtex-6上的间接编程导致工具崩溃而不发出警告2012年5月21日提醒设计咨询：2012年5月 17日（Xilinx答复47938） ） Virtex-6 FPGA的设计咨询 – 使用OPAD设计Tioop / Tiotpmust通过时序分析重新运行

设计咨询于2012年2月13日发布：2012年1月25日更新至（Xilinx答复42444） Virtex-6 FPGA设计咨询 – 必须通过时序分析重新运行使用18K / 36K Block RAM或18K / 36K FIFO的设计

2012年1月16日 发布的设计咨询： （Xilinx答复45166） Virtex-6 GTH收发器的设计咨询，启动时出现突发错误，RXRECCLK在启动时无法切换

2011年12月19日发布的设计咨询报告： （Xilinx答复43591）针对RXBUFRESET相关初始化序列和BUFFER_CONFIG_LANEx问题更新了Virtex-6 FPGA GTH收发器的设计咨询，以包含ES Silicon的修复信息

设计咨询于2011年11月21日发布： （Xilinx答复44174）设计咨询，了解启动后正确同步触发器和SRL的技术

2011年9月19日发布的设计咨询： （Xilinx答复43829） Virtex-6 FPGA GTH收发器的设计咨询 – x4模式封装器中的不正确RXBUFRESET连接

2011年8月22日发布的设计咨询： （Xilinx答复43591） Virtex-6 FPGA GTH收发器的设计咨询 – 解决与RXBUFRESET相关的初始化序列和BUFFER_CONFIG_LANEx问题所需的更新

2011年8月8日发布的设计咨询： （Xilinx答复43346） Virtex-6 GTH设计咨询 – 非重定时10G +光接口建议（例如，SFP +和QSFP） （Xilinx答复42682） Virtex-6 FPGA设计咨询 – 13 .x iMPACT – 当目标FPGA不是JTAG链中的唯一器件时，eFUSE键编程不正确

设计咨询于2011年7月11日发布： （Xilinx答复42444） Virtex-6 FPGA设计咨询 – 必须通过时序分析重新设计使用18K / 36K Block RAM或18K / 36K FIFO的设计（Xilinx答复41821） Virtex设计咨询-6 FPGA – BitGen选项-g Next_Config_Addr：默认值已更改（Xilinx答复41099） Virtex-6 FPGA的设计咨询 – 同步FIFO必须具有与RDCLK / WRCLK同步的复位

设计咨询于2011年7月6日发布： （Xilinx答复42444） Virtex-6 FPGA设计咨询 – 使用18K / 36K Block RAM或18K FIFO的设计必须通过时序分析重新运行（Xilinx答复42682） Virtex-6设计咨询FPGA – 13.x iMPACT – 当目标FPGA不是JTAG链中的唯一器件时，eFUSE键编程不正确（Xilinx答复41099） Virtex-6 FPGA的设计咨询 – 同步FIFO必须同步复位到RDCLK / WRCLK

2011年3月21日发布的设计咨询： （Xilinx答复40885）更新了Virtex-6 FPGA生产GTH收发器的设计咨询，包括GTH TXUSERCLKOUT / RXUSERCLKOUT操作指南。

设计咨询于2011年3月7日发布： （Xilinx答复40885） Virtex-6 FPGA设计咨询 – 生产GTH收发器

2010年10月18日发布的设计咨询： （Xilinx答复38132） Virtex-6 FPGA MMCM设计咨询 – MMCM BANDWIDTH属性要求（Xilinx答复38133） Virtex-6 FPGA MMCM设计咨询 – 当Fclkin> 315 MHz时，对DIVCLK_DIVIDE值的限制（Xilinx答案38134） Virtex-6配置 – 上电前PROGRAM_B引脚保持低电平不延迟配置（Xilinx答复36642） Virtex-6系统监控器 – 最大DCLK频率修正至80 MHz

2010年8月30日发布的设计咨询： （Xilinx答复37667） Virtex-6 FPGA -1L工业级Vccint规格变更

2010年3月22日发布的设计咨询： （Xilinx答复34859） Virtex-6 FPGA Block RAM设计咨询 – 地址空间重叠（Xilinx答复33849） Virtex-6 FPGA MMCM – 所有MMCM，VCO最小频率和CLKBOUT_MULT_F值的新要求（Xilinx答复34164） Virtex-6 11.4 ISE – 必须通过ISE 11.5或更高版本软件中的实现重新运行Virtex-6 FPGA设计

修订记录：

04/05/2013 – 更新了答案记录45166