问题描述
MIG Virtex-6 DDR2 / DDR3设计使用内部生成的时钟在读取期间捕获DQ上的数据。在之前的MIG设计中（即-Virtex-5 DDR2），DQS选通用于捕获数据。使用内部生成的时钟捕获数据是有益的，因为它是真正的自由运行时钟，并且没有像DQS那样的前/后故障毛刺。 MIG Vitrex-6设计在DQS字节的数据捕获中使用两个时钟：
- 捕获时钟
- 重新同步时钟。
注意：本答复记录是Xilinx MIG解决/修复方法中心的一部分（Xilinx答复34243） Xilinx MIG解决/修复方法中心可用于解决与MIG相关的所有问题。无论您是使用MIG启动新设计还是对问题进行故障排除，都可以使用MIG解决/修复方法中心来指导您获取正确的信息。
解决/修复方法
用法： Virtex-6 FPGA存储器接口解析/修复方法的用户指南 。有关此逻辑的更多信息，请参阅“Virtex-6 FPGA存储器接口”中的“DDR2和DDR3存储器接口”解决方案/修复方法>“核心架构”>“PHY”部分解决方案/修复方法的用户指南 。
- 每个包含数据组的I / O列的每个接口使用一个重新同步时钟。意味着如果接口包含2个I / O列中的数据组放置，则需要2个RSYNC时钟。
- 每个RSYNC时钟都需要OSERDES / IODELAY和BUFR。
- 为了使用这些IODELAY和BUFR元件，必须禁止Clock Capable-P（P_SRCC或P_MRCC）站点并禁止禁止站点内的逻辑以捕获逻辑使用
- （ Xilinx答复35123 ）MIG Virtex-6 DDR2 / DDR3 – 相位检测器
因为DQS不用于捕获数据，所以它只需要放在ap / n I / O对上，而不是放在具有时钟功能的I / O（CCIO）对上。
- （Xilinx答复34543） MIG Virtex-6 DDR2 / DDR3 – DQS放置规则
有关捕获逻辑的更多信息，请参阅：
- （Xilinx答复34477） MIG Virtex-6 DDR2 / DDR3 – 捕获逻辑使用和放置
没有回复内容