问题描述
当我从Virtex-6 FPGA GTX收发器向导综合VHDL输出时,会发生以下错误:
“错误:../../ example_design / rx_sync.vhd(231):整数文字1的类型不是ieee.std_logic_1164.std_logic”
本答复记录讨论了需要对代码进行的更改以解决此问题。
解决/修复方法
VHDL代码错误地使用了Verilog常量定义。更改rx_sync.vhd模块中的以下分配会绕过此错误:
RXDLYALIGNRESET <= 1’b0; 和 RXDLYALIGNDISABLE <= 1’b0;
至:
RXDLYALIGNRESET <=’0′; 和 RXDLYALIGNDISABLE <=’0′;
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