PlanAhead  – 当我在RTL设计中修改源文件时,网表设计未标记为过时-Altera-Intel社区-FPGA CPLD-ChipDebug

PlanAhead – 当我在RTL设计中修改源文件时,网表设计未标记为过时

问题描述

我打开了RTL设计和网表设计,并使用文本编辑器修改源文件。 RTL设计显示黄色横幅,表示视图已过期,但不显示网表设计。

它们是否都不会因源文件更改而过时?

解决/修复方法

修改源代码时,RTL设计和综合运行会过时。

网表设计不会过时,因为它与光盘上的综合运行保持同步。如果再次运行综合,则Netlist Design会标记为过期。

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