Serial RapidIO v5.4  –  Port_initialized间歇性切换-Altera-Intel社区-FPGA CPLD-ChipDebug

Serial RapidIO v5.4 – Port_initialized间歇性切换

问题描述

核心v5.4存在潜在问题,之前可能导致port_initialized偶尔无限期切换。这是因为串行RapidIO核心未能等到GT的复位完成输出已经断言。因此,核心可能会在GT的RX缓冲区被清除之前初始化并断言port_initialized,这将导致链路返回并重新启动初始化。由于链路上的定时,这可能会间歇性地发生,并且可能在上电或带内复位期间发生。

此问题计划在核心的v5.5中修复。

解决/修复方法

要解决此问题,只需使用RXDISPERR将srio_gt_wrapper_ <version> .v(hd)文件修改为“OR”rxresetdone。例如,根据您的车道宽度和HDL语言更改以下内容:

1x Verilog:

4x Verilog:

1x VHDL:

4x VHDL:

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