MIG Virtex-6 DDR2 / DDR3 – 捕获逻辑放置要求

问题描述

MIG Virtex-6 DDR2 / DDR3设计使用内部生成的时钟在读取期间捕获DQ上的数据。在之前的MIG设计（即Virtex-5 DDR2）中，DQS选通用于捕获数据。使用内部生成的时钟捕获数据是有益的，因为它是真正的自由运行时钟，并且没有像DQS那样的前/后故障毛刺。 MIG Virtex-6 FPGA设计在DQS字节的数据捕获中使用两个时钟：

• 捕获时钟
• 重新同步时钟

本文讨论捕获逻辑的体系结构和放置要求。 注意：本答复记录是Xilinx MIG解决/修复方法中心（Xilinx答复34243）的一部分 。 Xilinx MIG解决/修复方法中心可用于解决与MIG相关的所有问题。无论您是使用MIG启动新设计还是对问题进行故障排除，都可以使用MIG解决/修复方法中心来指导您获取正确的信息。

解决/修复方法

放置：

• 每个DQS字节组使用一个捕获时钟。
• 每个捕获时钟需要每个DQS字节组的OSERDES / IODELAY和BUFIO。
• 为了使用这些IODELAY和BUFIO元件，必须禁止具有时钟功能（CCIO）站点，并且禁止站点内的逻辑被锁定以用于捕获逻辑使用。

约束:( Xilinx答复34386） 。

相关信息 （Xilinx答复35112） – 内部生成的捕获时钟

虽然该设计不使用DQS捕获数据，但它确实在读取期间监视DQS的相位，以解决由于电压/温度变化引起的任何相移。如果相位变化，则使用MMCM相移调整捕获时钟相位。 （Xilinx答复34480） – MIG Virtex-6 DDR2 / DDR3 – 相位检测器电路和周期读取

因为DQS不用于捕获数据，所以它只需要放在ap / n I / O对上，而不是放在具有时钟功能的I / O（CCIO）对上。 （Xilinx答复34543） – MIG Virtex-6 DDR2 / DDR3 – DQS I / O布局

有关重新同步逻辑的更多信息，请参阅： （Xilinx答复34540） – MIG Virtex-6 DDR2 / DDR3 – 重新同步逻辑使用和放置