用于PCI Express的Spartan-6 FPGA集成端点模块v1.2 rev 1 – 仿真ISE Design Suite 11.5中生成的v1.2 rev 1内核时，仿真永远不会完成

问题描述

当我使用ISE Design Suite 11.5中生成的PCI Express下游端口模型的Spartan-6 FPGA集成端点模块v1.2 rev 1仿真设计时，仿真永远不会完成。

解决/修复方法

有更新（Xilinx答复34615）;从答复记录中下载标题为“ar34615_s6_pcie_v1_2.zip”的ZIP文件。

ZIP文件包含一个标题为“pcie_clocking_v6.v [hd]”的文件，它可以解决此问题。将此文件放在生成的核心的simulation / dsport目录中。

目录是：/simulation/dsport/pcie_clocking_v6.v[hd]

请注意，此ZIP文件是累积的，可以包含针对其他问题的修复，如（Xilinx答复34615）中所述。

修订历史 03/08/2010 – 初始版本