MIG Virtex-6 DDR3 / DDR2 – 用于数据组的内/外柱的使用

Virtex-6 DDR3 / DDR2 MIG设计允许将数据组（DQ / DQS信号）放置在内部或外部I / O列中。由于设计使用区域时钟资源，数据组库必须放在3“H-Row”（水平行）库中。 （Xilinx答复34243） 。 Xilinx MIG解决/修复方法中心可用于解决与MIG相关的所有问题。无论您是使用MIG启动新设计还是对问题进行故障排除，都可以使用MIG解决/修复方法中心来指导您获取正确的信息。