SPI-3链路层v7.1 Rev1  –  11.4数据手册中的Virtex-6 BRAM资源利用率不准确-Altera-Intel社区-FPGA CPLD-ChipDebug

SPI-3链路层v7.1 Rev1 – 11.4数据手册中的Virtex-6 BRAM资源利用率不准确

问题描述

数据手册中的BRAM计数对于Virtex-6 FPGA来说并不准确。这将在12.1发布的核心的下一版本中更新。

解决/修复方法

正确的BRAM资源利用率如下所示:

Block RAM
Tx核心(8位)

1(36k BRAM)

Tx核心(32位) 1(36k BRAM)
Rx核心(8位) 1(36k BRAM)
Rx Core(32位) 1(36k BRAM)
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