SPI-4.2 Lite v5.1 Rev2  –  v5.1数据表中的Virtex-6 FPGA块RAM资源利用率不准确-Altera-Intel社区-FPGA CPLD-ChipDebug

SPI-4.2 Lite v5.1 Rev2 – v5.1数据表中的Virtex-6 FPGA块RAM资源利用率不准确

问题描述

数据手册中的Block RAM数量对于Virtex-6 FPGA来说并不准确。这在ISE设计工具12.1中使用v5.2核心发布的最新版数据表中进行了更新。

解决/修复方法

核心的正确Block RAM利用率v5.1 Rev2如下所示:

Block RAM
64位接收器 3(36k块RAM)
32位接收器 2(36k块RAM)
64位源 3(36k块RAM)
32位源 2(36k块RAM)
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