描述
关键词：DSP，COREGEN，核心发生器。
紧迫性：标准
如何在SyopSoopvhdl流中使用核心生成器。
解决方案
有一个循序渐进的教程描述这个过程。
在核心生成器用户指南中。程序概述
以下列出：
1）创建一个工作目录，从中开始
Coregen：
例子：C:\PROJ\MYPROJ
2）通过选择Windows启动菜单启动CaleGEN
“科雷根”来自Xilinx核心生成器快捷方式。
3）单击“设置”设置输出格式选项
选项-gt；输出格式和选择：
VHDL实例化模板
XNF实现网表
VHDL行为仿真模型
4）检查所有路径是否正确设置
菜单选项-gt；系统选项。只有投影路径
设置需要用户修改。修改
这条路径指向C：\PROJ\MyPRJ。
5）通过点击选择要生成的模块
对应于模块的CCORGEN GUI中的文件图标。
6）对于每个模块，数据表和描述是
可用。点击绿色图标标记“规格”访问
数据表并单击帮助-gt；帮助主题访问
模块描述。
7）按照模块描述的方式填写字段
然后点击生成。
＊＊＊＊＊＊＊
注意不要用冲突的名称命名模块。
具有统一的库组件的名称。如果
是的，综合器将使用统一的库XNF文件。
而不是科雷根所产生的。参考
库统一库组件清单的指南。
8）VHDL实例化模板（MuleMyNo.VHI），VHDL语言
行为仿真网表（MuleMyNo.VHD）和Xilinx
NETLIST文件（.xnf）将被创建并复制到科雷根工作目录中。
VHDL实例化模板包含组件
声明以及端口映射声明
生成模块。它可以复制并粘贴到您的顶部
级别的VHDL文件。下面列出了一个样本VHI文件：
8位加法器VHDL实例化模板AD8VH**
组件AD8端口
A:在StdLogLogic向量（7下降到0）；
在StdLogLogic向量中（7下降到0）；
S:DdLogLogic向量（8下降到0）；
C：在STDYLogic中；
CE:在STDYLogic中；
在STDYLogic中；
CLR：在STDYLogic中；
端部元件；
您的实例：AD8端口映射（AD8端口映射）
a＝& gt；
b= & gt；
S＝& S；
C＝& gt；
CE＝&
CI＝& C.
CLR = & Gt；CLR）；
《*************》
最高级的VHDL文件：ADD8Top.VHD ***
库IEEE；
使用IEEE.STDYLogiCy1164.ALL；
实体Ad88ToIP是
端口（INA，Inb）：在STdLogLogic向量（7下降到0）；
CLK，CE，CI，CLR：在STDYLogic中；
QUOT:OUT STDLogLogic向量（8下降到0）；
结束AD88顶部；
AD88TopTM的建筑行为
–实例化AD8xNF文件。
组件AD8端口
A:在StdLogLogic向量（7下降到0）；
在StdLogLogic向量中（7下降到0）；
S:DdLogLogic向量（8下降到0）；
C：在STDYLogic中；
CE:在STDYLogic中；
在STDYLogic中；
CLR：在STDYLogic中；
端部元件；
开始
U1：AD8端口映射
a＝& gt；
B= & Gt；
S＝& Gt；
Cl=；
CE＝&
CI＝& C.
CLR = & Gt；CLR）；
结束行为；
***************
笔记：
-编译时，从底部到顶部读取设计。
-在Synopsys编译后，在AD8上进行ReaveVI设计
在写出.xxnf文件之前设计。
-在运行脚本中
这将表现为：
.
.
.
编译
.
.
.
替换FPGA
.
.
.
AD8设计
写-f xnf-h -o“Add8toTop.sxnf”
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