11.x ChipScope  –  IBERT  –  Spartan-6,Virtex-5,Virtex-6  –  PCS环回导致错误计数增加-Altera-Intel社区-FPGA CPLD-ChipDebug

11.x ChipScope – IBERT – Spartan-6,Virtex-5,Virtex-6 – PCS环回导致错误计数增加

问题描述

当我将GT设置为近端PCS环回时,我看到误码率增加。我的器件有问题吗?

解决/修复方法

这是核心中时钟设置的结果。作为解决方案,使用PMA近端环回。或者,您可以将环回模式更改为近端PMA,然后更改回近端PCS 。重置错误计数并注意不会发生错误。

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