PlanAhead  – 为汽车Spartan-3A / E器件放置有效LOC(例如GCLK0上的时钟引脚)时出错-Altera-Intel社区-FPGA CPLD-ChipDebug

PlanAhead – 为汽车Spartan-3A / E器件放置有效LOC(例如GCLK0上的时钟引脚)时出错

问题描述

当我尝试使用预综合引脚规划将时钟引脚放置在有效站点(例如:GCLK0引脚)上时,我收到类似于以下内容的警告和错误:

警告:[HD-UCFReader 12]不能将终端’CLK_IN’合法地放置在第12行的P80站点,非法使用FORCE放置模式在站点P80上放置实例Clock_divider_i / IBUFG_i

这种错误似乎只发生在汽车Spartan-3A / E器件上。

我能够在其他Spartan-3A和Spartan-3E器件上执行此任务。

为什么会这样?

应用UCF约束后综合工作没有问题。

解决/修复方法

这是PlanAhead软件中的一个已知问题,它不允许在汽车Spartan-3A / E器件的GCLK引脚上放置时钟引脚。

要解决此问题,请使用后期综合I / O规划或直接通过UCF 约束 文件 应用它们

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