System Generator for DSP 11.4 – System Generator编写的自动约束似乎没有正确覆盖我设计中的所有路径

问题描述

当我的设计包含相对于系统速率的偶数和奇数速率时，约束并不总是正确地覆盖这些域之间的路径。此外，如果我使用CE探测块输出作为数据信号，则System Generator不会将其识别为系统速率路径。

解决/修复方法

此行为是由System Generator for DSP中的已知问题引起的。当存在偶数和奇数速率时，这些域之间的最坏情况路径是全系统时钟速率;但是，有时System Generator会创建一个From / To约束，而这是一个多周期约束。

要解决此问题，您可以手动修改交叉时钟域From / To约束。

如果由于上述任何原因而遇到约束问题，请使用Xilinx技术支持打开WebCase。