MIG Spartan-6 FPGA MCB – RZQ和ZIO引脚有哪些要求？

问题描述

解决/修复方法

RZQ用法

• 阶段1校准 – 在阶段1校准期间测量RZQ引脚上的外部电阻。这是使用软校准模块执行的，以确定几个预定义MCB引脚（例如，DQ总线）的所需片上输入终端值。只有在MIG工具中启用了校准输入端接时，才会执行此校准阶段。启用此功能需要在MCB库中使用VREF，因为软校准模块依靠VREF电源来执行输入终端校准。有关LPDDR的校准输入端接和VREF要求的信息，请参阅（Xilinx答复34046） 。
• 阶段3校准 – 为了补偿与DQS选通脉冲相关的电压和温度，第3阶段校准在正常操作期间连续运行。它使用软校准模块连续监视用于延迟DQS输入路径的IDELAY元件的抽头延迟值。如果检测到抽头延迟值的偏移，则可以调整DQS选通输入路径上的抽头延迟计数，以使它们在读取数据捕获窗口中居中。在连续DQS调整期间使用与RZQ引脚相关联的IODRP2原语。

RZQ要求

• RZQ引脚是必需的，不能从设计中移除。
• 使用校准输入端接时，RZQ引脚需要一个从引脚到地的值为2R的电阻，其中R是所需的输入端接值。
• 当不使用校准输入端接时，RZQ引脚可以在电路板上保持未连接状态。
• RZQ引脚必须与存储器接口引脚位于同一I / O bank中。请注意，数据选通引脚是成对的，如果只使用DQS（单端选通），DQS_n作为通用I / O丢失
• 可以在MIG输出UCF约束文件中找到RZQ引脚的默认位置。除非使用ES芯片，否则此位置可以移动到I / O bank中的另一个空闲引脚。对于ES芯片，请参考（Xilinx答复33130） 。 注意： Xilinx尚未测试所有可能的RZQ位置，如果移动引脚，则确保满足时序非常重要。 MIG提供的RZQ位置保证了时序。

ZIO用法

• ZIO引脚与校准输入端接功能一起使用，以校准输入端接值。
• ZIO引脚是电路板上的“无连接”引脚。重要的是引脚必须完全悬空，不要接地或任何电压轨。校准输入端接除了使用RZQ引脚和VREF上的参考电压外，还使用ZIO引脚来校准内部输入端接电阻，该电阻在FPGA在读取周期内接收DQ和DQS信号时使用。
• 只有在使用校准输入端接时才需要ZIO引脚。如果未使用校准输入端接，则可以从MIG输出UCF /设计中移除ZIO引脚。默认情况下，未选择校准输入端接时，MIG 3.4不会分配ZIO引脚。

ZIO要求

• ZIO引脚需要连接到绑定的I / O站点。
• ZIO引脚无法在此引脚上连接电路板走线（无连接）。
• ZIO引脚必须与存储器接口引脚放在同一个I / O bank中。请注意，数据选通引脚是成对的，如果只使用DQS（单端选通），DQS_n作为通用I / O丢失
• 可以在MIG输出UCF约束文件中找到ZIO引脚的默认位置。此位置可以移动到I / O bank中的另一个空闲引脚。 注意： Xilinx尚未测试所有可能的ZIO位置，如果移动引脚，则确保满足时序非常重要。 MIG提供的ZIO位置保证了时序。
• 只有在使用校准输入端接时才需要ZIO引脚。如果未启用此功能，则可以从MIG输出UCF / Design中移除ZIO引脚。