串行RapidIO v5.4 – VIO示例设计问题

问题描述

使用串行RapidIO端点解决/修复方法的v5.4生成的ChipScope工具VIO示例设计存在几个问题，包括：

• Verilog设计为每个序列发送一个太多的每种类型的事务
• VHDL设计可能会在第一次交易后锁定
• ChipScope项目文件仅适用于器件在JTAG链中排名第二的电路板
• 随机大小默认为打开

解决/修复方法

以下是更新的ZIP文件，用于解决使用8位器件ID的Verilog或VHDL生成的示例设计的问题。

按照README文件中的说明安装更新。

如果您使用的是16位器件ID并需要更新的文件，请联系Xilinx技术支持并参考此答复记录。

Verilog和VHDL补丁附在本答复记录中。

这些更新的文件将包含在Serial RapidIO Core的v5.5版本中。

附件

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