串行RapidIO v5.4 – VHDL示例sim中的参考时钟不正确(3.125,156.25 MHz refclk)Altera_wiki7年前发布30该帖子内容已隐藏,请评论后查看登录后继续评论登录注册FPGAFPGA-CPLDSoCsxilinx赛灵思
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