问题描述
如果我仿真使用Virtex-5 FPGA RocketIO向导生成的外部时钟校正模块的设计,则会出现以下警告:
“警告:在时间55134250,AFIFO36_INTERNAL上的RDEN实例testbench.DUT.xaui_block.rocketio_wrapper_i.tile1_gtp0_cc_2b_1skp_i.cc_fifo.INT_FIFO.genbl
当RST高时,k1为高。复位期间RDEN应为低电平。“
解决/修复方法
可以安全地忽略此警告,而不会影响仿真的功能。这不是硬件实现的问题。
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