Virtex-4/5/6 – 如何在配置后使用STARTUP原语驱动CCLK

解决/修复方法

为了在配置后驱动CCLK，将信号连接到STARTUP原语的USRCCLKO输入端口，并驱动USRCCLKO为高电平（以驱动CCLK为高电平）或为低电平（以驱动CCLK为低电平）。这将允许结构控制引脚的三态和输出信号。

CCLK输出在启动结束（EOS）之后才有效，在设计运行后通常是几个CCLK周期。该设计将在启动序列中由GTS和GWE信号启用，这些信号通常发生在启动序列的状态5和6上。 EOS信号将在状态8上使能，因此可能存在一些CCLK周期，其中设计功能正常，CCLK不受设计驱动。

对于V-5器件，从STARTUP模块驱动器件上的CCLK引脚的VHDL示例如下：

entity startup is
port (
dummy: out std_logic);
end startup;

architecture startup_arch of startup is

signal myeos : std_logic;
signal myclk : std_logic;
signal shiftclk : std_logic_vector(127 downto 0) := X"AAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAA";

begin

dummy <= myeos;

process (myclk)
begin
if (rising_edge(myclk)) then
if (myeos='1') then
shiftclk <= '0' & shiftclk(127 downto 1);
end if;
end if;
end process;

STARTUP_VIRTEX5_inst : STARTUP_VIRTEX5
port map (
EOS => myeos,
CFGMCLK => myclk,
USRCCLKO => shiftclk(0), -- User CCLK 1-bit input
USRCCLKTS => '0'
);

end startup_arch;