11.4用于DSP的系统生成器 – “错误：HDLCompiler：377 – 实体端口sl_addrack与组件端口sl_addrack的类型std_logic不匹配在此声明”

问题描述

当我在EDK中使用System Generator PCORE综合Spartan-6或Virtex-6 FPGA设计时，为什么会收到以下错误？

“错误：HDLCompiler：377 – 实体端口sl_addrack与组件端口sl_addrack的类型std_logic不匹配在此声明”

解决/修复方法

此错误是由于Spartan-6和Virtex-6器件的HDL解析器发生更改，请参阅（Xilinx答复32981）了解详细信息。此问题计划在System Generator for DSP的下一版本中修复。

要解决此问题，请更新文件<sysgen_install> \ data \ pcoreiface \ Xilinx \ plb \ bus_info。

在文本编辑器中打开文件，删除现有代码并将以下文本粘贴到其中：

{

‘params’=> {

‘C_SPLB_AWIDTH’=> {

‘value’=> 32，

‘type’=>’INTEGER’，

‘range’=> ’32到36’，

‘assignment’=>’常数’，

}，

‘C_SPLB_DWIDTH’=> {

‘value’=> 32，

‘type’=>’INTEGER’，

‘range’=> ’32到128’，

}，

‘C_SPLB_MID_WIDTH’=> {

‘value’=> 1，

‘type’=>’INTEGER’，

‘range’=>’0到4’，

}，

‘C_SPLB_NUM_MASTERS’=> {

‘value’=> 1，

‘type’=>’INTEGER’，

‘range’=>’1到16’，

}，

‘C_SPLB_SUPPORT_BURSTS’=> {

‘value’=> 0，

‘type’=>’INTEGER’，

‘assignment’=>’常数’，

}，

‘C_SPLB_NATIVE_DWIDTH’=> {

‘value’=> 32，

‘type’=>’INTEGER’，

‘assignment’=>’常数’，

‘range’=> ’32到32’，

}，

}，

‘name’=>’SPLB’，

‘type’=>’PLBV46’，

‘std’=>’SLAVE’，

‘clks’=> {

‘SPLB_Clk’=> 0，

}，

‘resets’=> {

‘SPLB_Rst’=> 0，

}，

‘inports’=> {

‘PLB_ABus’=> 32，

‘PLB_PAValid’=> 0，

‘PLB_RNW’=> 0，

‘PLB_wrDBus’=> 32，

}，

‘outports’=> {

‘Sl_addrAck’=> 0，

‘Sl_rdComp’=> 0，

‘Sl_rdDAck’=> 0，

‘Sl_rdDBus’=> 32，

‘Sl_wait’=> 0，

‘sl_wrDAck’=> 0，

‘sl_wrComp’=> 0，

}，

}