SPI-3链路层v7.1和v7.1 Rev1 – ISE 11.4和11.5软件的发行说明和已知问题

问题描述

本发行说明和已知问题答案记录适用于ISE 11.4中发布的SPI-3（POS-PHY L3）链路层v7.1内核以及SPI-3（POS-PHY L3）链路层v7.1 Rev1 Core，发布于11.5，包含以下信息：

• 新功能
• Bug修复
• 一般信息
• 已知的问题

有关安装说明，一般CORE Generator已知问题以及设计工具要求，请参阅“IP发行说明指南”： http ： //www.xilinx.com/support/documentation/ip_documentation/xtp025.pdf

解决/修复方法

v7.1中的新功能

• ISE 11.4软件支持
• 器件支持Spartan-6 FPGA -4速度等级

v7.1 Rev1中的 新功能

• ISE 11.5软件支持

v7.1中的错误修复

• 映射DRC错误：“错误：LIT：566 – MMCM_ADV符号”tfmmcm“已被检测到具有需要COMPENSATION设置为ZHOLD而不是’INTERNAL’的配置。映射应用程序可以自动设置COMPENSATION属性，前提是原始COMPENSATION属性由设计师保留其默认值。“
• CR 534442

v7.1 Rev1中的 错误修复

• （Xilinx答复34157）由于潜在的Block RAM内存冲突，不应在生产中使用Virtex-6 FPGA内核
• （Xilinx答复33589） Virtex-6 FPGA示例设计的MMCM乘法和除法值不正确

一般信息

• 配置独立时钟和直接模式传输流控制的内核可能会在输入DTPA总线上的硬件中遇到保持时间问题，除非满足下列条件之一：
• 使用DCM / MMCM生成TX_CLK，并为系统选择适当的相移以满足时序要求
• 确保DTPA输入数据已经在时钟上居中对齐
• 在上升沿传输数据，然后在下降沿将其计入FPGA
• Tx和Rx内核在随内核生成的UCF文件中提供了默认时序约束。根据核心配置，目标体系结构和速度等级，核心可能运行得更快。用户可以修改约束以满足其性能要求。只要满足所有时序约束，SPI-3链路内核将以用户指定的速率运行。请注意，验证时序收敛的最佳方法是使用用户逻辑，而不是示例设计。仅实施示例设计可能会人为地限制SPI-3链路内核的性能（例如，如果用户接口布线到I / O引脚）。
• 需要在其时钟上具有PHASE_SHIFT的DCM，以满足OIF规范的2 ns输入时序要求。仅当系统的时序预算不允许链路核心超过2 ns输入要求时，才需要此解决方案。

v7.1中的已知问题

• （Xilinx答复34157）由于潜在的Block RAM内存冲突，不应在生产中使用Virtex-6内核
• （Xilinx答复34527） SPI-3链路层内核 – 某些设计可能会失败时序
• （Xilinx答复33809） Virtex-6 FPGA内核时序仿真报告了Block RAM中的内存冲突错误
• （Xilinx答复33589）MMCM对Virtex-6 FPGA内核的乘法和除法值不正确
• CR 535086
• （Xilinx答复34526）由于潜在的Block RAM内存冲突，Spartan-6内核不应该用于生产

v7.1 Rev1中的 已知问题

• （Xilinx答复34526）由于潜在的Block RAM内存冲突，Spartan-6内核不应该用于生产
• （Xilinx答复34264） 11.4数据手册中的Virtex-6 BRAM资源利用率不准确
• （Xilinx答复34527） SPI-3链路层内核 – 某些设计可能会失败时序

修订记录