LogiCORE IP映像统计 – 发行说明和已知问题

问题描述

此答复记录包含CORE Generator工具和LogiCORE IP映像统计信息的发行说明和已知问题列表。

针对每个版本的核心列出以下信息：

• 新功能
• Bug修复
• 已知的问题

注意：不建议用于新设计。自2014.1起，核心将从IP目录中删除。

请联系我们的IP合作伙伴Xylon，获取与图像统计相关的解决方案。

解决/修复方法

一般LogiCORE IP映像统计问题

（Xilinx答复34828）

如何在EDK中仿真我的视频IP pCore？

LogiCORE IP映像统计v5.01.a

（Xilinx答复58552）中提供了ISE设计套件和EDK v5.01.a Rev1补丁。此补丁旨在解决下面列出的问题（Xilinx答复58551） 。

• 最初发布于ISE Design Suite 14.3，Vivado 2012.3

支持的器件（ISE）

• 所有7系列器件
• 所有Virtex-6器件
• 所有Spartan-6器件

支持的器件（Vivado）

• 所有7系列器件

新功能

• 修复了AXI4-Lite连接中寄存器的时钟域问题
• 添加了一个STATUS位，用于在Block RAM清零时提醒用户

已解决的问题（ISE）

（Xilinx答复51589）	当在EDK中未选择可选的AXI4-Lite接口时，为什么视频IP停止工作（即产生TLAST输出）？
（Xilinx答复51483）	当视频输入到AXI-4流输入内核的部分输入帧时，为什么我的视频IP会锁定？

已解决的问题（Vivado）

（Xilinx答复50909）	2012.2 Vivado仿真器当我尝试使用行为仿真流程在Vivado仿真器中仿真我的IP时，为什么会收到错误或数据不匹配？
（Xilinx答复51483）	当视频输入到AXI-4流输入内核的部分输入帧时，为什么我的视频IP会锁定？

已知问题（ISE）

（Xilinx答复52215）	为什么我的核心在严重警告时失败？
（Xilinx答复55980）	当AXI4-Stream时钟频率与AXI4-Lite接口时钟频率不同时，为什么我会在AXI4-Lite总线上看到写入失败？
（Xilinx答复58551）	为什么YCrCb直方图结果显示在错误的bin位置？
（Xilinx答复60219）	为什么图像统计核心直方图输出小于图像中的总像素数？

已知问题（Vivado）

（Xilinx答复52215）	为什么我的核心在严重警告时失败？
（Xilinx答复55980）	当AXI4-Stream时钟频率与AXI4-Lite接口时钟频率不同时，为什么我会在AXI4-Lite总线上看到写入失败？
（Xilinx答复58551）	为什么YCrCb直方图结果显示在错误的bin位置？
（Xilinx答复60219）	为什么图像统计核心直方图输出小于图像中的总像素数？

LogiCORE IP映像统计v5.00.a

• 最初发布于ISE Design Suite 14.2，Vivado 2012.2

支持的器件（ISE）

• 所有7系列器件
• 所有Virtex-6器件
• 所有Spartan-6器件

支持的器件（Vivado）

• 所有7系列器件

新功能

• AXI4-Lite和AXI4-Stream之间的独立时钟域

Bug修复

• N / A

已知问题（ISE）

（Xilinx答复51589）	当在EDK中未选择可选的AXI4-Lite接口时，为什么视频IP停止工作（即产生TLAST输出）？
（Xilinx答复51483）	当视频输入到AXI-4流输入内核的部分输入帧时，为什么我的视频IP会锁定？

已知问题（Vivado）

（Xilinx答复50909）	2012.2 Vivado仿真器当我尝试使用行为仿真流程在Vivado仿真器中仿真我的IP时，为什么会收到错误或数据不匹配？
（Xilinx答复51483）	当视频输入到AXI-4流输入内核的部分输入帧时，为什么我的视频IP会锁定？

LogiCORE IP映像统计v4.00.a

• ISE Design Suite 14.1，Vivado 2012.1中的初始版本

支持的器件（ISE）

• 的Virtex-7
• Kintex-7产品
• 产品Artix-7
• ZYNQ-7000
• 的Virtex-6
• Spartan-6的

支持的器件（Vivado）

• 的Virtex-7
• Kintex-7产品
• 产品Artix-7
• ZYNQ-7000

新功能

• ISE 14.1 Design Suite支持
• AXI4-Stream数据接口
• 可选的AXI4-Lite控制界面
• 内置，可选旁路和测试模式发生器模式
• 内置可选吞吐量监视器
• 支持从32×32到7680×7680的空间分辨率
• 支持所有支持的器件系列中的1080P60
• 在支持的高性能器件中支持4kx2k @ 24 Hz

Bug修复

• N / A

已知的问题

• N / A

LogiCORE IP Image Statistics v3.0

• ISE Design Suite 13.3中的初始版本

支持的器件

• 的Virtex-7
• Virtex-7 XT（7vx485t）
• Virtex-7 -2L
• Kintex-7产品
• Kintex-7 -2
• Virtex-6 XC CXT / LXT / SXT / HXT
• Virtex-6 XQ LXT / SXT
• Virtex-6 -1L XC LXT / SXT
• Spartan-6 XC LX / LXT
• Spartan-6 XA
• Spartan-6 XQ LX / LXT
• Spartan-6 -1L XC LX

新功能

• ISE 13.3设计工具支持
• Virtex-7和Kintex-7支持
• AXI4-Lite总线接口支持EDK Pcore接口

Bug修复

（Xilinx答复33848）	为什么我在仿真中收到Block RAM Collision错误？
（Xilinx答复41135）	为什么在READOUT解除置位后，功率，总和，最小值，最大值，hifreq，lofreq和边沿信号没有复位？

已知的问题

• N / A

LogiCORE IP映像统计v2.0

• ISE Design Suite 13.1中的初始版本

支持的器件

• Virtex-6 XC CXT / LXT / SXT / HXT
• Virtex-6 XQ LXT / SXT
• Virtex-6 -1L XC LXT / SXT
• Spartan-6 XC LX / LXT
• Spartan-6 XA
• Spartan-6 XQ LX / LXT
• Spartan-6 -1L XC LX
• Virtex-5 XC LX / LXT / SXT / TXT / FXT
• Virtex-5 XQ LX / LXT / SXT / FXT
• Spartan-3A DSP

新功能

• ISE 13.1设计工具支持

Bug修复

• CR 587266 – 低通滤波器量化问题 – 边沿内容不正确
• CR 587079 – 最后一个直方图箱（箱255）不正确
• CR 586692 – 数据有效 – 地址有效握手
• CR 586691 – 帧之间未正确初始化Sum，Power，Freq和Edge输出
• CR 586690 – 在读出阶段不稳定的和，功率，边沿和频率输出值
• CR 582199 – 图像统计v1.0 – CORE Gen GUI符号始终显示H_BLANK_IN，V_BLANK_IN和ACTIVE_VIDEO灰显
• CR 581253 – HW Eval和Simulation许可证导致CE在仿真中无法正常工作
• CR 553810 – 核心生成信息属性包含错误数据
• CR 548340 – Coregen运行两次生成流程
• CR 553988 – 图像统计v1.0 – 无法像大多数IP一样修改EDK内的参数化，包括OSD和视频缩放器等视频分析核心

（Xilinx答复40266）	当DATA_VALID被置位时，为什么POW和SUM输出会切换？
（Xilinx答复33872）	“错误：simAn IP生成脚本异常退出。生成期间发现错误。”
（Xilinx答复35437）	为什么在组件名称中有大写字母时，我发现错误说我的核心无法在Linux上生成？
（Xilinx答复35130）	使用设计链接许可证生成时，为什么会出现以下错误？错误：simError：Netgen因v_cfa_v1_0.vhd而失败。错误：NetListWriters：380该设计包含安全核心。

已知的问题

（Xilinx答复33848）	为什么我在仿真中收到Block RAM Collision错误？
（Xilinx答复37987）	我在哪里可以找到UG762：Xilinx流媒体视频接口用户指南？
（Xilinx答复41135）	为什么在READOUT解除置位后，功率，总和，最小值，最大值，hifreq，lofreq和边沿信号没有复位？

LogiCORE IP映像统计v1.0

• ISE Design Suite 11.4中的初始版本

新功能

• 支持：
  • 高清（1080p60）分辨率
  • 总像素高达4096，总行数为4096
• 可选择的处理器接口
  • EDK pCore
  • 通用处理器
• 16个可编程区域
• 8,10或12位输入精度
• 所有区域和颜色通道的输出：
  • 最小和最大颜色值
  • 每种颜色值的总和和平方和
  • 低频和高频内容
  • 水平，垂直和对角线边缘内容
• 预选区域的输出：
  • Y通道直方图
  • R，G，B通道直方图
  • 二维Cr-Cb直方图
• 支持Virtex-5，Virtex-6，Spartan-3A DSP和Spartan-6 FPGA
• ISE 11.4设计工具支持

Bug修复

• N / A

已知的问题

（Xilinx答复33848）	为什么我在仿真中收到Block RAM Collision错误？
（Xilinx答复33872）	“错误：simAn IP生成脚本异常退出。生成期间发现错误。”
（Xilinx答复35130）	使用设计链接许可证生成时，为什么会出现以下错误？错误：simError：Netgen因v_cfa_v1_0.vhd而失败。错误：NetListWriters：380该设计包含安全核心。
（Xilinx答复35437）	为什么在组件名称中有大写字母时，我发现错误说我的核心无法在Linux上生成？
（Xilinx答复37987）	我在哪里可以找到UG762：Xilinx流媒体视频接口用户指南？
（Xilinx答复40266）	当DATA_VALID被置位时，为什么POW和SUM输出会切换？