MIG v3.3 – ISE Design Suite 11.4的发行说明和已知问题

6年前发布

问题描述

本发行说明和已知问题答复记录适用于ISE Design Suite 11.4中发布的内存接口生成器（MIG）v3.3，包含以下信息：

一般信息
软件要求
新功能
已解决的问题
已知的问题

有关安装说明，一般CORE Generator已知问题以及设计工具要求，请参阅“ IP发行说明指南” ： http ： //www.xilinx.com/support/documentation/ip_documentation/xtp025.pdf

解决/修复方法

一般信息

MIG v3.3可通过ISE Design Suite 11.4获得。

有关Spartan-3 Generation，Virtex-4和Virtex-5 FPGA支持的存储器接口和频率列表，请参阅MIG用户指南 ： http ： //www.xilinx.com/support/documentation/ip_documentation/ug086.pdf

有关Spartan-6 FPGA MCB支持的存储器接口和频率列表，请参见“ Spartan-6 FPGA存储器控制器用户指南” ： http ： //www.xilinx.com/support/documentation/user_guides/ug388.pdf

有关支持的Spartan-6 FPGA列表，请参阅（Xilinx答复33234）。

有关Virtex-6 FPGA支持的存储器接口和频率列表，请参见Virtex-6 FPGA存储器接口解决方案/修复方法用户指南 ： http ： //www.xilinx.com/support/documentation/ip_documentation/ug406.pdf

软件要求

Xilinx ISE设计套件11.4
Synplify Pro C-2009.06-sp1支持
32位Windows XP
32位Linux Red Hat Enterprise 4.0
64位/ 32位Linux Red Hat Enterprise 4.0
64位XP专业版
32位Vista业务
64位SUSE 10
64位/ 32位Linux Red Hat Enterprise 5.0支持
64位Windows Vista支持
32位SUSE 10支持

新功能

ISE Design Suite 11.4软件支持
VHDL支持所有Virtex-6 FPGA设计
Synplify Pro C-2009.06-sp1支持Virtex-6 FPGA QDRII +和RLDRAM设计
支持Virtex-6和Spartan-6器件的Xilinx参考电路板信息
外部Bank支持Virtex-6 RLDRAM II设计
外部Bank支持Virtex-6 FPGA QDRII +设计的地址/控制和数据写入
支持Virtex-6 RLDRAM II设计的1.5v或1.8v I / O电压选择
系统控制组在系统时钟库中分配，并在GUI库选择页面中删除了用于Virtex-6 FPGA设计的系统控制组选择
支持Spartan-6 -1L器件
支持MIG GUI中Spartan-6 FPGA的差分或单端系统时钟选择
支持Virtex-5 FPGA DDR2 SDRAM，DDR SDRAM和QDRII SRAM设计的引脚/存储区选择功能
CDC文件支持所有支持调试的设计和Xilinx参考板
Virtex-5 FPGA多控制器设计支持不同接口的不同频率
对于所有FPGA系列的所有设计，频率选择在MIG GUI中更改为时钟周期

已解决的问题

DDR2 / DDR3 SDRAM Virtex-6 FPGA

（Xilinx答复33288） MIG v3.2，Virtex-6 FPGA DDR2 / 3 – x4内存部件的校准无法完成或完成
（Xilinx答复33389） MIG v3.2，Virtex-6 FPGA DDR3 – 基于组件的设计错误设置的ODT值
（Xilinx答复33403） MIG v3.2，Virtex-6 FPGA DDR2 / DDR3 – 针对端口连接大小不匹配生成仿真警告
（Xilinx答复33405） MIG v3.2 Virtex-6 FPGA DDR2 / DDR3 – 禁用数据掩码时，BitGen将因PhysDesignRules错误而失败
（Xilinx答复33409） MIG v3.2，Virtex-6 FPGA DDR2和DDR3 – 流程发生器（example_design）不支持DDR2 BL = 4和DDR2 / DDR3数据宽度大于72位
（Xilinx答复33415） MIG v3.2，Virtex-6 FPGA DDR2DDR3 – 在某些需要Master Bank的情况下，未启用主存储区选择
（Xilinx答复33419） MIG v3.2，Virtex-6 FPGA DDR3：RDIMM器件不支持CWL = 8
（Xilinx答复33420） MIG v3.2，Virtex-6 FPGA DDR2 – 使用RDIMM器件不支持CL = 6
（Xilinx答复33439） MIG v3.2，Virtex-6 FPGA DDR2 / DDR3 – 数据宽度等于120位不支持ECC
（Xilinx答复33440） MIG v3.2，Virtex-6 FPGA DDR2 – 禁用ODT（RTT_NOM = 0）时，校准后错误地断言ODT
（Xilinx答复33442） MIG v3.2，Virtex-6 FPGA DDR3：由于舍入误差，仿真中可能发生tRP违规
（Xilinx答复33443） MIG v3.2，Virtex-6 FPGA DDR2 / DDR3 – 与读取修改写入命令相关的读取错误地发布为具有自动预充电的读取
（Xilinx答复33613） MIG v3.2，Virtex-6 DDR2 / DDR3 – 设计错误地将app_wdf_mask（用户界面数据掩码）分配给0，阻止了屏蔽数据的能力

QDRII + SRAM Virtex-6 FPGA

（Xilinx答复33378） MIG v3.2，Virtex-6 FPGA QDRII + / RLDRAMII – 不需要从ISERDES到clk_RD的半周期路径
（Xilinx答复33413） MIG v3.2，Virtex-6 FPGA QDRII + SRAM – 输出example_top.ucf缺少系统时钟周期约束并包含不正确的BUFR约束

RLDRAMII Virtex-6 FPGA

（Xilinx答复33375） MIG v3.2，Virtex-6 FPGA RLDRAMII – 有效配置，可避免-18，-25，-25E和-33器件发生tRC违规
（Xilinx答复33376） MIG v3.2，Virtex-6 FPGA RLDRAMI – MAX-tCK违规发生在仿真中，用于-18个以370 MHz运行的器件
（Xilinx答复33378） MIG v3.2，Virtex-6 FPGA QDRII + / RLDRAMII – 不需要从ISERDES到clk_RD的半周期路径
（Xilinx答复33402） MIG v3.2，Virtex-6 FPGA RLDRAMII – 数据屏蔽信号未通过写路径正确传播 – 需要RTL更改
（Xilinx答复33446） MIG v3.2，Virtex-6 FPGA RLDRAMII – XR6VLX760-FF1760器件出现“错误：Bitgen – 无法找到编程信息”

Spartan-6 FPGA MCB

（Xilinx答复33356）在IDS 11.4（MIG 3.3）之前不支持Spartan-6 FPGA MCB-X4存储器组件
（Xilinx答复33357） Spartan-6 FPGA MCB – 当配置所有6个端口时，在读取模式下不支持端口3
（Xilinx答复33608） MIG v3.2 – Spartan-6 FPGA MCB – ise_flow.bat缺少MAP命令中的-w开关
示例_Top地址空间分配已更正，用于配置两个32位双向端口和四个32位读取端口（即B32B32R32R32R32R32）
CR 531540
CR 531539

DDR2 SDRAM Virtex-5 FPGA

丢失的信号被添加到Virtex-5 DDR2 SDRAM ddr2_phy_init.vhd模块的灵敏度列表中
CR 532395
校准算法更加健壮，可以修复阶段3校准中可能出现的错误
CR 534675

DDR SDRAM Virtex-5 FPGA

QDRII SRAM Virtex-5 FPGA

CLK_PERIOD参数映射到qdrii_phy_read.vhd模块中的qdrii_phy_dly_cal_sm实例，这在早期版本中缺失
CR 533793

DDRII SRAM Virtex-5 FPGA

CLK_PERIOD参数映射到ddii_phy_io.vhd模块中的ddrii_phy_dly_cal_sm实例，这是缺少更早版本的版本
CR 533793

DDR2 SDRAM Virtex-4 FPGA直接时钟

DDR2 SDRAM Virtex-4 FPGA Serdes时钟

DDR SDRAM Virtex-4 FPGA

QDRII SRAM Virtex-4 FPGA

DDRII SRAM Virtex-4 FPGA

DDR / DDR2 SDRAM Spartan-3 FPGA

Virtex-5，Virtex-4和Spartan-3系列FPGA MIG用户指南 （UG086）的更新
根据XAPP853更新了QDRII Virtex-5 FPGA的实施指南部分
CR 537526
添加了有关验证UCF /更新设计和UCF中的错误的详细说明
CR 526296

MIG工具

（Xilinx答复33414） MIG v3.2，Virtex-4 / Virtex-5 FPGA DDR / DDR2 – MIG GUI错误地启用数据掩码复选框，用于没有DM的X4 RDIMM部件
CR 535859
CR 534275
在map命令中添加了-w切换到ise_flow.bat文件
CR 534872
修正了RZQ / 6的OUTPUT_DRV参数值为“LOW”，对于RZQ / 7，它为“HIGH”。还在MIG GUI中将“输出驱动强度”更改为“输出阻抗控制”。
CR 534500
对于Virtex-5 XC5VLX20T-FF323器件，MIG将多控制器选择限制为DDR2 SDRAM或QDR2 SRAM接口，因为该FPGA仅支持单个PLL
CR 533859
MIG禁用内存部分DDR3 SDRAM RDIMM，MT18JSF25672PY-1G1的数据屏蔽信号，因为此部分不支持数据屏蔽位
CR 533794
UCF周期约束参考从Virtex-6 DDR2 / DDR3designs的内部网络名称更改为输入源引脚名称。可以通过综合工具重命名内部网络名称。
CR 533011
为多接口设计的两个接口生成UCF时钟约束。 3.2版本中缺少第二个接口的时钟约束。
CR 532920
MIG支持用于Spartan-6设计的DDR2 SDRAM ELPIDA部件的sim.do文件
CR 532113
纠正了Virtex-6 QDRII +设计缺失和不正确的UCF时钟限制
CR 531921
对于Virtex-6 DDR3 SDRAM设计，将UCF中的多周期约束从“TS_sys_clk”* 8更改为“TS_sys_clk”* 4，因为Ts_sys_clk是内存频率的一半
CR 531913
与主Bank启用相关的问题是固定的
CR 531846
对于所有Virtex-6设计，PHASE_DETECT参数的设置以sim_tb_top模块中的频率为条件。由于MTI问题，3.2版本中的sim_tb_top模块始终处于关闭状态
CR 531798
从VERex-6QDR2 +设计中删除了从ISERDES输出到clk_rd下降沿的半周期路径UCF约束
CR 531754
从VERex-6RLDRAM II设计中删除了从ISERDES输出到clk_rd下降沿的半周期路径UCF约束
CR 531753
MIG仅输出Micron内存型号，而对于其他型号，它提供了到模型精确位置的链接
CR 531711
包含tb_top.v / vhd文件到.prj文件列表，它是在Spartan-6用户设计的sim文件夹下生成的，它在3.2版本中丢失了
CR 531463
优化BUFR引脚分配规则，提高Virtex-6 DDR2 / DDR3 x4内存部分设计的引脚分配效率
CR 531275
MIG使用SRCC-P或MRCC-P引脚进行Virtex-6 DDR2 / DDR3设计的BUFR分配。直到3.2发布它只使用MRCC-P引脚
CR 531274
GUI中针对特定Virtex-4，Virtex-5 DDR / DDR2 RDIMM x4内存部件的已解决数据掩码复选框问题
CR 531216
对于Virtex-6 RLDRAM II设计，在37MHz频率下对-18个部件的tCK仿真违规得到了解决，并且在MIG GUI中频率到时间周期变化
CR 531188
对于Virtex-6 RLDRAM II设计，存储库选择页面中注释部分的描述部分更新了引脚兼容的FPGA选择
CR 531024
删除的额外字符串出现在Virtex-6 RLDRAM II设计的MIG GUI的摘要页面中
CR 531023
对于Virtex-6 FF1156封装，附件框出现在MIG GUI的库选择页面中，用于默认库选择。在旧版本中，仅出现了附近框的一部分
CR 529718
仅针对Virtex-6 DDR3 SDRAM设计的MIG GUI中的On Die终端选择启用RTT（标称）值，因为我们现在不支持多个插槽情况
CR 529179
验证UCF检查DQ和DQS信号之间的距离，以保持更好的时序
CR 525716
删除了EN_DQS触发器的UCF LOC约束，因为可预测的IP用于约束这些路径
CR 529678
更改了Virtex-5 DDR2 SDRAM设计的UCF文件中的MAXDELAY约束，以修复无约束路径上的错误保持违规
CR 534675
修复了Spartan设计的时序问题
CR 533353

已知的问题

Spartan-6 FPGA MCB

（Xilinx答复34165） MIG v3.3，Spartan-6 FPGA MCB – 错误的端口连接导致连续DQS调整行为不正确 – 需要手动修改
（Xilinx答复34046） MIG v3.3，Spartan-6 LPDDR – 不支持校准和未校准输入端接功能
（Xilinx答复34055） MIG v3.3，Spartan-6 FPGA MCB – RZQ和ZIO引脚有哪些要求？
（Xilinx答复34089） MIG v3.3，Spartan-6 FPGA MCB – MCB地址总线的某些位（mcbx_dram_addr）可能违反存储器件的输入保持时间（tIH）规范
（Xilinx答复34137） MIG v3.3，Spartan-6 FPGA LPDDR – 在MIG中选择的驱动强度未在输出设计中正确设置

Virtex-6 FPGA DDR2 / DDR3 SDRAM

（Xilinx答复34204） MIG v3.0-3.3，Virtex-6 DDR3 / DDR2 – 由于OCB Monitor问题，读取均衡第2阶段硬件故障
（Xilinx答复34445） MIG v3.3，Virtex-6 DDR3 – 在初始写入均衡和定时校准期间ODT未正确断言导致校准失败
（Xilinx答复34094） MIG v3.3，Virtex-6 FPGA DDR2 / DDR3- MMCM CLKFBOUT_MULT_F = 4无效，需要手动修改（Xilinx答复33957） MIG v3.3，Virtex-6 DDR3：ZQ短校准命令未见在仿真或硬件中
（Xilinx答复33418） MIG v3.2，v3.3，Virtex-6 FPGA DDR3 – 当针对CWL = 7的RDIMM时，设计无法在OTF模式下驱动正确的写入数据
（Xilinx答复33441） MIG v3.2，Virtex-6 DDR2 / DDR3 – 根据tPRDI时序参数未正确发送与相位检测器相关的周期性读取
（Xilinx答复33803） MIG v3.3，Virtex-6 FPGA，DDR2 / DDR3 – 使用数据掩码屏蔽单个字节时，读取修改写入命令失败。
（Xilinx答复33804） MIG v3.3，Virtex-6 FPGA，DDR2 – 如果CAS延迟（CL）为2，则2T时序将违反时序参数tRC min。
（Xilinx答复33807） MIG v3.3，Virtex-6 FPGA，DDR2 / DDR3 – 对于突发长度为4的设计，VHDL流程发生器将在几次读取后挂起。
（Xilinx答复33832） MIG v3.3，Virtex-6 DDR3 DIMM – MIG不为两个DIMM的数据宽度分配两组CK / CK＃，CS和ODT
（Xilinx答复33995） MIG 3.3，Virtex-6 FPGA DDR3 – 由于IDELAYCTRL未被软件自动推断，因此写入电平未成功且校准失败

Virtex-6 FPGA QDRII + SRAM

（Xilinx答复33289） MIG v3.1，v3.2，v3.3 Virtex-6 FPGA QDRII + – 三星仿真模型所需的更改，以确保正确操作和完成校准
（Xilinx答复33831） MIG v3.3，Virtex-6 QDRII + – 警告信息显示在Bank Selection终端/控制台中

Virtex-6 RLDRAMII

（Xilinx答复33377） MIG v3.2，v3.3，Virtex-6 FPGA RLDRAMII – 当调试信号打开时，设计无法进行

Spartan-6 FPGA MCB

Virtex-4和Virtex-5 FPGA DDR / DDR2 SDRAM

（Xilinx答复33741） MIG v3.2，v3.3，Virtex-4 / Virtex-5 FPGA DDR / DDR2 – 用于计算DQS之前和之后的时序裕度的时序电子表格仅在“DQS之前”列中考虑了Tstaphaoffset

MIG工具

（Xilinx答复32320） MIG v3.0，v3.1，v3.2，v3.3 – 生成/重新生成具有相同组件名称的MIG项目时可能出现问题

评分

欢迎为Ta评分