11.3时序/ Virtex5 – 对于时钟拓扑，时钟偏差分析似乎很大

问题描述

当我对我的设计进行时序分析时，对于简单的时钟拓扑，时钟偏差看起来很大。

该时钟偏差来自跨时钟域分析。 ClockA是DCM – > BUFG – > PLL – > BUFG，ClockB是DCM – > BUFG – > PLL – > BUFG。

什么时候修好？

解决/修复方法

此问题计划在软件的下一个主要版本（即11.4）中修复。