11.3 ChipScope Pro – IBERT – 错误：sim – 错误：Par失败。没有达到这种设计的时间。减少启用GT的数量….

问题描述

当我尝试为我的Virtex-6器件生成IBERT内核时，实现失败并在控制台中显示以下消息：

BERT：参见chipscope_ibert

错误：sim – 错误：Par失败。没有达到这种设计的时间。减少启用的GT数量，降低线路速率和/或选择更快的器件。

生成期间发现错误。

我该如何解决这个问题？

解决/修复方法

PAR故障中的问题是当GT的TXOUTCLK用于在IBERT中生成系统时钟时出现的定时错误。

解决方法是使用专用输入时钟作为系统时钟而不是GT TXOUTCLK。对于ML623和ML605板，这包括J9引脚上的200 MHz LVDS系统时钟。

如果您需要使用TXOUTCLK作为系统时钟，请使用Xilinx客户支持打开在线WebCase：

http://www.xilinx.com/support/clearexpress/websupport.htm