问题描述
设计咨询答复记录是针对当前正在进行的设计重要且被选择包含在Xilinx警报通知系统中的问题创建的。
解决/修复方法
有关MIG的Xilinx解决/修复方法的所有当前发行说明和已知问题的列表，请参阅IP发行说明指南 （XTP025）：
https://www.xilinx.com/support/documentation/ip_documentation/xtp025.pdf
有关MIG的一般设计和故障排除信息，请参考Xilinx MIG解决/修复方法中心： （Xilinx答复34243）
UltraScale MIG
| 2016年12月20日 | （Xilinx答复68169） | 针对Kintex UltraScale FPGA和Virtex UltraScale FPGA的设计咨询 – 所有设计都需要新的最低生产速度规范版本（速度文件） |
| 2015年7月6日 | （Xilinx答复64856） | UltraScale DDR4 / DDR3的设计咨询 – DDR3 RESET＃引脚和DDR4 RESET_N引脚上需要PCB下拉，以便在存储器初始化期间保持逻辑低电平 |
| 2014年10月27日 | （Xilinx答复62483） | MIG UltraScale的设计咨询（所有存储器类型） – 所有I / O bank（包括仅输出bank）都需要VRP引脚 |
| 2014年10月13日 | （Xilinx答复62157） | MIG UltraScale QDRII +的设计咨询 – 未在I / O规划器中捕获的引脚分配DRC违规 |
7系列DDR3 MIG
| 2016年3月23日 | （Xilinx答复66788） | 针对MIG 7系列DDR3的设计咨询 – 未正确启用DQS_BIAS，导致潜在的校准失败 |
| 2015年11月23日 | （Xilinx答复65414） | MIG 7系列QDRII +，RLDRAM3，RLDRAM2的设计咨询 – Vivado 2015.3提供的MIG 7系列v2.4中的校准更新提供额外的写入和读取余量 |
| 2015年10月12日 | （Xilinx答复59167） | 针对MIG 7系列DDR3的更新设计咨询 – DIMM接口的数据速率规范更改和组件接口的数据速率建议 |
| 2014年11月19日 | （Xilinx答复62368） | MIG 7系列DDR3的设计咨询 – Vivado 2014.4提供的MIG 7系列v2.3校准更新提供额外的写入余量 |
| 2014年6月11日 | （Xilinx答复60845） | MIG 7系列RLDRAM3的设计咨询 – SIM_BYPASS_INIT_CAL错误地设置为“FAST”以进行综合和实施 |
| 2014年6月2日 | （Xilinx答复59167） | MIG 7系列DDR3的设计咨询 – DIMM接口的数据速率规范更改和组件接口的数据速率建议 |
| 二〇一三年十一月一十一日 | （Xilinx答复58172） | 针对MIG 7系列DDR3 / DDR2的设计咨询 – MIG包括针对-2和-1速度等级的2：1（半速率）DDR3 / DDR2控制器设计的不正确的最大频率。数据表中的最大规格编号是正确的。 |
| 2013年4月22日 | （Xilinx答复55531） | MIG 7系列v1.9 DDR3 / DDR2的设计咨询 – PRBS校准结果未应用。需要RTL更新。 |
| 2013年4月22日 | （Xilinx答复55536） | MIG 7系列LPDDR2的设计咨询 – 当使用“验证引脚更改和更新设计”和“固定引脚输出”流程时，MIG允许错误放置CK / CK＃对。文档和“新设计”流程是正确的。 |
| 2013年1月28日 | （Xilinx答复53860） | MIG 7系列DDR3的设计咨询 – 所有CK时钟引脚必须位于相同的字节通道/组中。验证所需的双列引脚输出。 |
| 2013年1月28日 | （Xilinx答复53919） | MIG 7系列v1.8 RLDRAM II的设计咨询 – 在“固定引脚输出”模式或“验证引脚更改和更新设计”流程中未检测到引脚分配违规。 |
| 2013年1月21日 | （Xilinx答复53607） | MIG 7系列QDRII +的设计咨询 – 推断锁存器会导致写入校准失败。需要解决方法。 |
| 2013年1月7日 | （Xilinx答复53420） | MIG 7系列DDR3 / DDR2的设计咨询 – v1.7和v1.8所需的校准补丁 |
| 2012年12月10日 | （Xilinx答复53053） | 设计咨询MIG 7系列QDRII + – 当CPT_CLK_CQ_ONLY = FALSE时，可能会发生读取校准失败 |
| 2012年10月24日 | （Xilinx答复52573） | 设计咨询MIG 7系列DDR3 – OCLKDELAY校准问题导致写入DQS与DQ对齐，可能存在校准失败 |
| 2012年10月24日 | （Xilinx答复51687） | 设计咨询MIG 7系列DDR3 / DDR2 – 使用XADC模块进行温度监控器校准，增加到v1.7中的所有DDR3 / DDR2设计（ISE 14.3 / Vivado 2012.3） |
| 2012年8月20日 | （Xilinx答复51296） | 设计咨询 – ISE 14.2和Vivado 2012.2 Design Suite版本中的7系列封装飞行时间变更 |
| 08/06/2012 | （Xilinx答复50461） | 设计咨询MIG 7系列v1.6 – 所有接口的校准更新 |
| 2012年5月14日 | （Xilinx答复47043） | 设计咨询MIG 7系列 – 从v1.5开始向MMCM添加时钟结构（ISE Design Suite 14.1提供） |
| 03/12/2012 | （Xilinx答复45653） | 设计咨询MIG 7系列v1.4 DDR2 / DDR3 – 校准更新。 2012年2月23日修订补丁。针对初始工程样本器件的设计所需。 |
| 2012年2月23日 | （Xilinx答复45653） | 设计咨询MIG 7系列v1.4 DDR2 / DDR3 – 校准更新 |
| 01/10/2012 | （Xilinx答复45633） | 7系列MIG DDR3 / DDR2的设计咨询 – 更新了CKE和ODT的引脚布局规则;必须验证现有的UCF |
| 05/05/2011 | （Xilinx答复42036） | 7系列MIG DDR3 – 内部/外部Vref指南 |
| 05/02/2011 | （Xilinx答复41981） | MIG 7系列1.1 DDR3 SDRAM – Addr / Cntrl引脚应限制在单个bank中 |
| 04/11/2011 | （Xilinx答复40876） | MIG 7系列1.1 DDR3 SDRAM – MIG允许将存储器频率设置为高于数据手册规格 |
Spartan-6 FPGA MCB
| 2011年4月25日 | （Xilinx答复41822） | MIG v3.7 Spartan-6 MCB – 某些用户端口配置不适用于VHDL设计 |
| 2011年4月18日 | （Xilinx答复41520） | Spartan-6 MCB设计咨询 – 删除VCCINT限制以达到最大DDR3数据速率 |
| 11/09/2010 | （Xilinx答复36291） | MIG，MPMC，Spartan-6 MCB – 初始配置时发生内存故障。 |
| 2010年6月14日 | （Xilinx答复35978） | MIG Spartan-6 MCB – 读取突发的最后一个字在硬件中失败 – 所有MCB设计都需要进行比特流更新。 |
| 2010年6月14日 | （Xilinx答复35976） | MIG Spartan-6 MCB – 设计不会复位，需要重新启动功能才能重新获得功能 – 需要更新SW / IP。 |
| 2010年6月14日 | （Xilinx答复35818） | Spartan-6 FPGA – DDR2和DDR3接口的内存控制器模块（MCB）性能变化。 |
| 02/08/2010 | （Xilinx答复34165） | MIG v3.3，Spartan-6 FPGA MCB – 端口连接错误导致连续DQS调整行为不正确 – 需要手动修改。 |
| 02/08/2010 | （Xilinx答复34046） | MIG v3.3，Spartan-6 FPGA LPDDR – 不支持校准和未校准输入端接功能。 |
| 02/08/2010 | （Xilinx答复34055） | MIG v3.3，Spartan-6 FPGA MCB – RZQ和ZIO引脚有哪些要求？ |
| 02/08/2010 | （Xilinx答复34137） | MIG v3.3，Spartan-6 FPGA LPDDR – 在输出设计中未正确设置MIG中选择的驱动强度。 |
| 02/08/2010 | （Xilinx答复34089） | MIG v3.3，Spartan-6 FPGA MCB – MCB地址总线的某些位（mcbx_dram_addr）可能违反存储器件的输入保持时间（tIH）规范。 |
| 2009年9月23日 | （Xilinx答复33358） | Spartan-6 FPGA MCB – 无法禁用数据掩码，UDM和LDM引脚不能用作通用I / O（GPIO）。 |
Virtex-6 DDR2 / DDR3 MIG
| 2010年3月9日 | （Xilinx答复34204） | MIG v3.0-3.3，Virtex-6 FPGA DDR3 / DDR2 – 由于OCB Monitor问题，读取均衡阶段2在硬件中失败。 |
| 2010年2月8日 | （Xilinx答复33995） | MIG 3.3，Virtex-6 FPGA DDR3 – 由于IDELAYCTRL未被软件自动推断，因此写入电平未成功且校准失败。 |
| 2010年2月8日 | （Xilinx答复34094） | MIG v3.3，Virtex-6 FPGA DDR2 / DDR3- MMCM CLKFBOUT_MULT_F = 4无效，需手动修改 |
要更新Xilinx警报通知首选项，请访问：
https://www.xilinx.com/myprofile/doc-alerts.html
修订记录
| 2017年3月8日 | 新增60845,65414,66788,68169 |
| 2015年10月12日 | 添加更新到59167 |
| 2015年7月6日 | 新增64856 |
| 2014年10月22日 | 添加了62483和62157 |
| 2014年6月4日 | 已添加59167 |
| 二〇一三年十一月一十一日 | 新增58172 |
| 2013年4月18日 | 添加了55531和55536 |
| 2013年1月28日 | 新增53919和53860 |
| 2013年1月21日 | 新增53607 |
| 2013年1月7日 | 新增53420 |
| 2012年12月10日 | 添加了53053 |
| 2012年10月24日 | 添加了51687和52573 |
| 2012年8月20日 | 新增了51296 |
| 08/06/2012 | 已添加50461 |
| 2012年5月14日 | 已添加47043 |
| 03/12/2012 | 添加了45653的更新补丁 |
| 2012年2月23日 | 已添加45653 |
| 01/10/2012 | 已添加45633 |
| 05/05/2011 | 更新了7系列DDR3 MIG，包括42036 |
| 05/02/2011 | 更新了7系列DDR3 MIG，包括41981 |
| 2011年4月18日 | 更新了Spartan-6列表以包括41520 |
| 04/11/2011 | 新增7系列，包括40876和41351（已废弃） |
| 11/09/2010 | 更新了Spartan-6列表以包含36291 |
| 2010年6月14日 | 更新了Spartan-6列表，包括35978,35976和35818 |
| 03/09/2010 | 更新列表以包括34204 |
| 02/08/2009 | 更新列表包括34165,34046,34055,34137,34089,33995和34094 |
| 2009年9月28日 | 初始发行;增加了33358 |
没有回复内容