问题描述
在仿真具有x1通道宽度和1.25G线速的Virtex-6 FPGA RapidIO v5.4内核时，VHDL仿真会产生以下错误：
“../../example_design/core_clk.vhd(131）：整数文字13不是std.standard.real类型。”
解决/修复方法
要解决此问题，请将MMCM的CLKOUT0_DIVIDE_F属性值从“13”更改为“13.0”
此问题将在下一个核心版本中修复。
修订记录
09/16/2009 – 初步发布
在仿真具有x1通道宽度和1.25G线速的Virtex-6 FPGA RapidIO v5.4内核时，VHDL仿真会产生以下错误：
“../../example_design/core_clk.vhd(131）：整数文字13不是std.standard.real类型。”
要解决此问题，请将MMCM的CLKOUT0_DIVIDE_F属性值从“13”更改为“13.0”
此问题将在下一个核心版本中修复。
修订记录
09/16/2009 – 初步发布
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