11.3 EDK，plbv46_pcie_v4_01_a – 接收到意外的Cpl数据包后，从器件意外完成（SUC）中断未设置-Altera-Intel社区-FPGA CPLD-ChipDebug

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11.3 EDK，plbv46_pcie_v4_01_a – 接收到意外的Cpl数据包后，从器件意外完成（SUC）中断未设置

等级-LV1-ChipDebug

7年前发布

90

问题描述

桥接中断寄存器（BIR，偏移0x40）中的从属意外完成（SUC）位在接收到意外的Cpl后，在接收Virtex-5器件中的正常预期CplD数据包之间未设置。

解决/修复方法

这已在最新的PLBv46_pcie内核中修复，并在EDK 11.3中提供。 http://www.xilinx.com/xlnx/xil_sw_updates_home.jsp

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